新編-集成電路設計基礎Ch04-精品課件

1、集成電路設計基礎莫冰華僑大學電子工程系廈門市專用集成電路系統(tǒng)重點實驗室 第四章集成電路器件工藝4.1 雙極型集成電路的基本制造工藝4.2 MESFET和HEMT工藝4.3 MOS工藝和相關的VLSI工藝4.4 BiCMOS工藝第四章集成電路器件工藝圖4.1 幾種IC工藝速度功耗區(qū)位圖4.1 雙極型集成電路的基本制造工藝4.2 MESFET和HEMT工藝4.3 MOS工藝和相關的VLSI工藝4.4 BiCMOS工藝4.1.1雙極性硅工藝 早期的雙極性硅工藝：NPN三極管圖4.2123先進的雙極性硅工藝：NPN三極管圖4.21.425678GaAs基同質結雙極性晶體管并不具有令人滿意的性能4.1.

2、2HBT工藝Isw隨渡越時間的減小而增大AlGaAs /GaAs基異質結雙極性晶體管(a) (b)圖4.3 GaAs HBT的剖面圖(a)和能帶結構(b)GaAs 基 HBTInP 基 HBTSi/SiGe的HBT4.2MESFET和HEMT工藝 GaAs工藝：MESFET圖4.4 GaAs MESFET的基本器件結構引言歐姆歐姆肖特基金鍺合金MESFET增強型和耗盡型減小柵長提高導電能力GaAs工藝：HEMT圖4.5 簡單HEMT的層結構 柵長的減小大量的可高速遷移的電子GaAs工藝：HEMT工藝的三明治結構圖4.6 DPD-QW-HEMT的層結構Main Parameters of the

3、 0.3 mm Gate Length HEMTsHEMT-TypeParametersE-HEMTD-HEMTVth0.5 V-0.7 VIdsmax200 mA/mm(Vgs = 0.8 V)180 mA/mm(Vgs = 0 V)Gm500 mS/mm400 mS/mmRs0.6 Wmm0.6 Wmm f T45 GHz40 GHz表 4.2 : 0.3 m 柵長HEMT的典型參數(shù)值不同材料系統(tǒng)的研究GaAsInPSiGe與Si三極管相比，MESFET和HEMT的缺點為: 跨導相對低; 閾值電壓較敏感于有源層的垂直尺寸形狀和摻雜程度；驅動電流小 閾值電壓變化大：由于跨導大，在整個晶圓上，

4、BJT的閾值電壓變化只有幾毫伏，而MESFET，HEMT由于跨導小，要高十倍多。 4.3 MOS工藝和相關的VLSI工藝圖4.7 MOS工藝的分類 認識MOSFET線寬(Linewidth), 特征尺寸(Feature Size)指什么？MOS工藝的特征尺寸(Feature Size)特征尺寸: 最小線寬最小柵長圖 4.84.3.1 PMOS工藝早期的鋁柵工藝1970年前，標準的MOS工藝是鋁柵P溝道。圖 4.9鋁柵PMOS工藝特點：l鋁柵，柵長為20m。lN型襯底，p溝道。l氧化層厚1500。l電源電壓為-12V。l速度低，最小門延遲約為80100ns。l集成度低，只能制作寄存器等中規(guī)模集成

5、電路。Al柵MOS工藝缺點制造源、漏極與制造柵極采用兩次掩膜步驟不容易對齊。這好比彩色印刷中，各種顏色套印一樣，不容易對齊。若對不齊，彩色圖象就很難看。在MOS工藝中，不對齊的問題，不是圖案難看的問題，也不僅僅是所構造的晶體管尺寸有誤差、參數(shù)有誤差的問題，而是可能引起溝道中斷，無法形成溝道，無法做好晶體管的問題。Al柵MOS工藝的柵極位錯問題圖 4.10鋁柵重疊設計柵極做得長，同S、D重疊一部分圖 4.11鋁柵重疊設計的缺點lCGS、CGD都增大了。2加長了柵極，增大了管子尺寸，集成度降低?？朔嗀l柵MOS工藝缺點的根本方法將兩次MASK步驟合為一次。讓D，S和G三個區(qū)域一次成形。這種方法被稱

6、為自對準技術。自對準技術與標準硅工藝1970年，出現(xiàn)了硅柵工藝(采用了自對準技術）。多晶硅Polysilicon，原是絕緣體，經(jīng)過重擴散，增加了載流子，可以變?yōu)閷w，用作電極和電極引線。在硅柵工藝中，S，D，G是一次掩膜步驟形成的。先利用光阻膠保護，刻出柵極，再以多晶硅為掩膜，刻出S，D區(qū)域。那時的多晶硅還是絕緣體，或非良導體。經(jīng)過擴散，雜質不僅進入硅中，形成了S和D，還進入多晶硅，使它成為導電的柵極和柵極引線。標準硅柵PMOS工藝圖 4.12硅柵工藝的優(yōu)點：l自對準的，它無需重疊設計，減小了電容，提高了速度。l無需重疊設計，減小了柵極尺寸，漏、源極尺寸也可以減小，即減小了晶體管尺寸，提高了速

7、度，增加了集成度。增加了電路的可靠性。4.3.2NMOS工藝由于電子的遷移率e大于空穴的遷移率h，即有e2.5h, 因而，N溝道FET的速度將比P溝道FET快2.5倍。那么，為什么MOS發(fā)展早期不用NMOS工藝做集成電路呢？問題是NMOS工藝遇到了難關。所以, 直到1972年突破了那些難關以后, MOS工藝才進入了NMOS時代。了解NMOS工藝的意義 目前CMOS工藝已在VLSI設計中占有壓倒一切的優(yōu)勢. 但了解NMOS工藝仍具有幾方面的意義:CMOS工藝是在PMOS和NMOS工藝的基礎上發(fā)展起來的.從NMOS工藝開始討論對于學習CMOS工藝起到循序漸進的作用.NMOS電路技術和設計方法可以相

8、當方便地移植到CMOS VLSI的設計.GaAs邏輯電路的形式和眾多電路的設計方法與NMOS工藝基本相同.增強型和耗盡性MOSFET (Enhancement mode and depletion mode MOSFET)FET（Field Effect Transisitor）按襯底材料區(qū)分有Si, GaAs, InP按場形成結構區(qū)分有J/MOS/MES按載流子類型區(qū)分有P/N按溝道形成方式區(qū)分有E/DE-/D-NMOS和E-PMOS的電路符號E-NMOS的結構示意圖(增強型VD=0V, Vgs=Vsb=0V)圖4.14 E-NMOS的結構示意圖D-NMOS的結構示意圖(耗盡型 VD=0V,

9、 Vgs=Vsb=0V)圖4.14 D-NMOS的結構示意圖E-PMOS的結構示意圖 (增強型 VD=0V, Vgs=Vsb=0V)圖4.14 E-PMOS的結構示意圖工作原理：在柵極電壓作用下，漏區(qū)和源區(qū)之間形成導電溝道。這樣，在漏極電壓作用下，源區(qū)電子沿導電溝道行進到漏區(qū)，產(chǎn)生自漏極流向源極的電流。改變柵極電壓，控制導電溝道的導電能力，使漏極電流發(fā)生變化。E-NMOS工作原理圖E-NMOS工作原理圖VgsVt，Vds=0VVgsVt，VdsVt，VdsVgs-Vt圖4.15 不同電壓情況下E-NMOS的溝道變化NMOS工藝流程圖4.16 NMOS工藝的基本流程 表4.3 NMOS的掩膜和典

10、型工藝流程圖4.17 NMOS反相器電路圖和芯片剖面示意圖SDDS4.3.3 CMOS工藝進入80年代以來，CMOS IC以其近乎零的靜態(tài)功耗而顯示出優(yōu)于NMOS，而更適于制造VLSI電路，加上工藝技術的發(fā)展，致使CMOS技術成為當前VLSI電路中應用最廣泛的技術。CMOS工藝的標記特性 阱/金屬層數(shù)/特征尺寸1Poly-, P阱CMOS工藝流程圖4.18 典型1P2M n阱CMOS工藝主要步驟圖4.18 P阱CMOS芯片剖面示意圖圖4.19 N阱CMOS芯片剖面示意圖圖4.20 雙阱CMOS工藝 （1） （2）（3） （4）P阱注入N阱注入襯底準備光刻P阱去光刻膠,生長SiO2（5） （6）

11、（7） （8）生長Si3N4有源區(qū)場區(qū)注入形成厚氧多晶硅淀積（9） （10）（11） （12）N+注入P+注入表面生長SiO2薄膜接觸孔光刻（13）淀積鋁形成鋁連線CMOS的主要優(yōu)點是集成密度高而功耗低，工作頻率隨著工藝技術的改進已接近TTL電路，但驅動能力尚不如雙極型器件，所以近來又出現(xiàn)了在IC內部邏輯部分采用CMOS技術，而I/O緩沖及驅動部分使用雙極型技術的一種稱為BiCMOS的工藝技術。4.4 BiCMOS工藝 BiCMOS工藝技術大致可以分為兩類：分別是以CMOS工藝為基礎的BiCMOS工藝和以雙極工藝為基礎的BiCMOS工藝。一般來說，以CMOS工藝為基礎的BiCMOS工藝對保證CMOS器件的性能比較有利，同樣以雙極工藝為基礎的BiCMOS工藝對提高保證雙極器件的性能有利。影響B(tài)iCMOS器件性能的主要部分是雙極部分，因此以雙極工藝為基礎的BiCMOS工藝用的較多。 BiCMOS工藝下NPN晶體管的俯視圖和剖面圖A. 以P阱CMOS工藝為基礎的BiCMOS工藝 圖4.21 P阱CMOS-NPN結構剖面圖 缺點: 基區(qū)厚度太, 使得電流增益變小B. 以N阱CMOS工藝為基礎的BiCMOS工藝 圖4.22 N阱CMOS-NPN體硅襯底結構剖面圖 優(yōu)缺點: 基區(qū)厚度變薄, 但是集電極串