信號(hào)產(chǎn)生與檢測(cè)電路資料(共25頁(yè))

1、3.1信號(hào)(xnho)產(chǎn)生與檢測(cè)(jin c)電路的組成信號(hào)(xnho)產(chǎn)生與檢測(cè)電路的組成框圖如圖3.1所示。圖3.1 信號(hào)產(chǎn)生與檢測(cè)電路的組成框圖信號(hào)產(chǎn)生與檢測(cè)電路的主要技術(shù)指標(biāo)和功能如下：（1）網(wǎng)絡(luò)接口：100Mb/s，全雙工，支持TCP/IP協(xié)議；（2）串行接口：1個(gè)RS232接口，1個(gè)RS485接口，1個(gè)RS485轉(zhuǎn)接接口，波特率最高115200B，數(shù)據(jù)位8位，停止位1位，校驗(yàn)位無(wú)；（3）IIC總線：連接信號(hào)處理器、主控制器、碼產(chǎn)生器、方位控制板插座，經(jīng)開(kāi)關(guān)控制連接6片PCF8574；（4）高速DAC：2路，位數(shù)14位，最大采樣速率210 MSP；（5）串行DAC：6路，串行控制接口

2、SPI；（6）輸入輸出數(shù)字信號(hào)電平標(biāo)準(zhǔn)：5V CMOS/TTL電平；（7）檢測(cè)插座：為9種電路板提供檢測(cè)插座；（8）激勵(lì)信號(hào)：為9種電路板診斷提供電源和激勵(lì)信號(hào)；（9）檢測(cè)信號(hào)：被測(cè)信號(hào)通過(guò)信號(hào)診斷鉤引入信號(hào)產(chǎn)生與檢測(cè)電路，一部分由FPGA或ARM檢測(cè)，一部分經(jīng)模擬開(kāi)關(guān)選通輸出至數(shù)據(jù)采集器檢測(cè)。信號(hào)(xnho)產(chǎn)生與檢測(cè)電路實(shí)現(xiàn)(shxin)的功能見(jiàn)表3.1。表3.1 信號(hào)產(chǎn)生與檢測(cè)(jin c)電路的功能序號(hào)功能要求用途備注1通信接口1以太網(wǎng)與主控計(jì)算機(jī)通信2通信接口2RS-232與主控計(jì)算機(jī)通信3通信接口3RS-485預(yù)留4通信接口轉(zhuǎn)接RS-485轉(zhuǎn)接到主控計(jì)算機(jī)主控制器、遙控顯示板診斷5

3、2路高速DAC信號(hào)頻率10MHz，幅度0-2V可設(shè)置視放、距離支路、信號(hào)處理器、遙控顯示板診斷66路可調(diào)直流電壓幅度0-5V可設(shè)調(diào)視放、距離支路、主控制器診斷串行DAC產(chǎn)生7視頻放大單元、距離支路單元、主控制器、信號(hào)處理器、碼信號(hào)產(chǎn)生器器、電源單元、遙控顯示器、方位控制器、方位驅(qū)動(dòng)器的測(cè)試插座提供被測(cè)板的電源、激勵(lì)信號(hào)及檢測(cè)信號(hào)輸出8IIC總線，寫段碼、聽(tīng)支路碼，讀自檢結(jié)果信號(hào)產(chǎn)生與檢測(cè)電路的CPU為主模式,對(duì)碼產(chǎn)生器讀寫碼信號(hào)產(chǎn)生器9工作電源+5V,+12V碼信號(hào)產(chǎn)生器10檢測(cè)碼時(shí)鐘至FPGA碼信號(hào)產(chǎn)生器11檢測(cè)碼同步至FPGA碼信號(hào)產(chǎn)生器12檢測(cè)調(diào)相信號(hào)至FPGA碼信號(hào)產(chǎn)生器13檢測(cè)視放碼

4、至FPGA碼信號(hào)產(chǎn)生器14檢測(cè)距離支路參考碼1至FPGA碼信號(hào)產(chǎn)生器15檢測(cè)距離支路參考碼2至FPGA碼信號(hào)產(chǎn)生器16檢測(cè)距離支路參考碼3至FPGA碼信號(hào)產(chǎn)生器17檢測(cè)距離支路參考碼4至FPGA碼信號(hào)產(chǎn)生器18檢測(cè)距離支路參考碼5至FPGA碼信號(hào)產(chǎn)生器19檢測(cè)距離支路參考碼6至FPGA碼信號(hào)產(chǎn)生器20檢測(cè)距離支路參考碼7至FPGA碼信號(hào)產(chǎn)生器21檢測(cè)距離支路參考碼8至FPGA碼信號(hào)產(chǎn)生器22檢測(cè)距離支路參考碼9至FPGA碼信號(hào)產(chǎn)生器23檢測(cè)聽(tīng)支路參考碼10至FPGA碼信號(hào)產(chǎn)生器24正弦信號(hào)至采集卡碼信號(hào)產(chǎn)生器25正弦參考信號(hào)至采集卡碼信號(hào)產(chǎn)生器26調(diào)相器信號(hào)(XJ10)至采集卡碼信號(hào)產(chǎn)生器27

5、32.2K方波(XJ3)至采集卡碼信號(hào)產(chǎn)生器2814.7K方波(XJ4)至采集卡碼信號(hào)產(chǎn)生器2932.2k正弦波(XJ5)至采集卡碼信號(hào)產(chǎn)生器3014.7k正弦波(XJ6)至采集卡碼信號(hào)產(chǎn)生器31工作電源+5V，+12V主控制器32CPU復(fù)位信號(hào)FPGA檢測(cè)脈沖寬度主控制器33復(fù)位信號(hào)CPU檢測(cè)該信號(hào)的高低電平主控制器34數(shù)據(jù)有效信號(hào)寬度10us正脈沖， FPGA產(chǎn)生主控制器35控制信號(hào)CPU檢測(cè)該信號(hào)的高低電平主控制器36+24V檢測(cè)CPU設(shè)置該信號(hào)高低電平主控制器37接收距離支路段號(hào)IIC接口，數(shù)據(jù)CPU可讀主控制器IIC總線受控制，檢測(cè)主控制器時(shí)接通38接收聽(tīng)支路碼IIC接口，數(shù)據(jù)CPU

6、可讀主控制器39碼電路自檢結(jié)果IIC接口，數(shù)據(jù)CPU可設(shè)置主控制器40接收門限IIC接口，數(shù)據(jù)CPU可讀主控制器41目標(biāo)速度距離IIC接口，數(shù)據(jù)CPU可寫主控制器42備份距離支路IIC接口，數(shù)據(jù)CPU可讀主控制器43遠(yuǎn)近程控制衰減至1/3后轉(zhuǎn)至采集卡Vin0主控制器44控制電壓轉(zhuǎn)至采集卡Vin1主控制器45每段持續(xù)時(shí)間轉(zhuǎn)至采集卡Vin2主控制器46基準(zhǔn)電壓（N2.6）檢測(cè)信號(hào)采集卡VIN3主控制器47RS-485通信口轉(zhuǎn)接至主控計(jì)算機(jī)主控制器48工作電源+12V視放49視放輸入信號(hào)XS1信號(hào)頻率10MHz，幅度0-2V可設(shè)置視放高速DAC產(chǎn)生50產(chǎn)生參考碼XP1-A/B4FPGA產(chǎn)生，3M/5

7、V CMOS電平視放51視放輸出XS2至采集卡Vin0視放52增益控制電壓XJ1至采集卡Vin1視放53對(duì)消碼XJ2至采集卡Vin2視放54視放檢測(cè)信號(hào)XP1-A/B7至采集卡Vin3視放55控制電壓XP1-A/B11幅度0-5V可設(shè)調(diào)視放56工作電源+12V，+4.8V遙控顯示板57音頻輸入(XS1.5)Vpp=200mV，頻率可設(shè)置遙控顯示板58復(fù)位信號(hào)(D1.8)FPGA檢測(cè)脈沖寬度遙控顯示板59音頻輸出(XS6)信號(hào)采集卡Vin0遙控顯示板60工作電壓(XJ3)信號(hào)采集卡VIN1遙控顯示板61背光電壓(XJ2)信號(hào)采集卡VIN2遙控顯示板62RS-485信號(hào)A(XS1.4)轉(zhuǎn)接至主控計(jì)

8、算機(jī)遙控顯示板與主控器共用63RS-485信號(hào)B(XS1.3)遙控顯示板64遠(yuǎn)近控制信號(hào)FPGA產(chǎn)生， 5V CMOS電平距離支路65偽碼參考信號(hào)1FPGA產(chǎn)生， 5V CMOS電平距離支路66偽碼參考信號(hào)2FPGA產(chǎn)生， 5V CMOS電平距離支路67視頻信號(hào)電壓有效值大于30mV，幅度可調(diào)（0-100mV）距離支路高速DAC產(chǎn)生68中頻參考信號(hào)電壓有效值大于500mV，近程32.35KHz，遠(yuǎn)程14.71KHz正弦信號(hào)距離支路高速DAC產(chǎn)生69中放輸出1至采集卡Vin0距離支路70中放輸出2至采集卡Vin1距離支路71帶通濾波輸出1至采集卡Vin2距離支路72帶通濾波輸出2至采集卡Vin3

9、距離支路73中頻參考信號(hào)至采集卡Vin0距離支路74同步檢波AGC放大輸出1至采集卡Vin0距離支路75同步檢波AGC放大輸出2至采集卡Vin1距離支路76多普勒濾波輸出1至采集卡Vin2距離支路77多普勒濾波輸出2至采集卡Vin3距離支路78增益控制電壓至采集卡Vin0距離支路79增益控制電壓至采集卡Vin1距離支路80距離支路輸出1至采集卡Vin2距離支路81距離支路輸出2至采集卡Vin3距離支路82目標(biāo)檢測(cè)門限“1”I2C接口，寫至信號(hào)處理單元信號(hào)處理83雜波“關(guān)”I2C接口，寫至信號(hào)處理單元信號(hào)處理84數(shù)據(jù)00H和0FFHI2C接口，寫至信號(hào)處理單元信號(hào)處理85采樣啟動(dòng)信號(hào)FPGA產(chǎn)生

10、，5V CMOS電平信號(hào)處理86復(fù)位信號(hào)FPGA產(chǎn)生，5V CMOS電平信號(hào)處理87多普勒信號(hào)（直流檢測(cè)信號(hào)）500Hz，3.3Vpp正弦信號(hào)（3.3Vpp）信號(hào)處理高速DAC產(chǎn)生88數(shù)據(jù)有效信號(hào)XP2-A/B7至FPGA信號(hào)處理89通信接口檢測(cè)信號(hào)D1.4至采集卡Vin0信號(hào)處理90通信接口檢測(cè)信號(hào)D9.4至采集卡Vin1信號(hào)處理91通信接口檢測(cè)信號(hào)D11.4至采集卡Vin2信號(hào)處理92地址信號(hào)至采集卡Vin3信號(hào)處理93模擬開(kāi)關(guān)檢測(cè)信號(hào)N3.4至采集卡Vin0信號(hào)處理94模擬開(kāi)關(guān)檢測(cè)信號(hào)N4.4至采集卡Vin1信號(hào)處理95模擬開(kāi)關(guān)檢測(cè)信號(hào)N5.4至采集卡Vin2信號(hào)處理96ADC檢測(cè)信號(hào)至

11、采集卡Vin3信號(hào)處理97遙控信號(hào)FPGA產(chǎn)生，5V CMOS電平電源模塊9824V電源檢測(cè)至采集卡Vin0電源模塊99遙控開(kāi)關(guān)至采集卡Vin1電源模塊100遙控信號(hào)至采集卡Vin2電源模塊1015V電壓輸出衰減后至采集卡Vin0電源模塊1025V電流檢測(cè)至采集卡Vin1電源模塊10312V電壓輸出衰減后至采集卡Vin2電源模塊10412V電流檢測(cè)至采集卡Vin3電源模塊105工作電源+5V，+12V方位控制與方位驅(qū)動(dòng)106CPU復(fù)位信號(hào)N1.8至FPGA方位控制與方位驅(qū)動(dòng)107寫方位命令I(lǐng)2C接口方位控制與方位驅(qū)動(dòng)108讀方位I2C接口方位控制與方位驅(qū)動(dòng)109模擬8位編碼器輸出ARM產(chǎn)生方位

12、控制與方位驅(qū)動(dòng)110驅(qū)動(dòng)A、B、C、D相至ARM方位控制與方位驅(qū)動(dòng)111反饋A、B、C、D相至ARM方位控制與方位驅(qū)動(dòng)3.2主處理(chl)芯片介紹3.2.1 FPGA（EP3C25）FPGA模塊(m kui)使用的是EP3C25系統(tǒng)，該系統(tǒng)屬于FPGA-Cyclone = 3 * ROMAN III系列(xli)。Altera公司于2007年07月宣布開(kāi)始發(fā)售業(yè)界的首款65nm低成本FPGA-Cyclone = 3 * ROMAN III系列，Cyclone = 3 * ROMAN III FPGA含有5120KB邏輯單元（LE），288個(gè)數(shù)字信號(hào)處理（DSP）乘法器，存儲(chǔ)器達(dá)到4Mb。在可

13、編程邏輯發(fā)展歷史中，Cyclone = 3 * ROMAN III FPGA比其他低成本FPGA系列能夠支持實(shí)現(xiàn)更多的應(yīng)用5。對(duì)于軟件無(wú)線電（SDR），Cyclone = 3 * ROMAN III系列在單個(gè)器件中集成了所需的邏輯、存儲(chǔ)器和DSP乘法器等信號(hào)處理功能，成本非常低；與前一代產(chǎn)品和競(jìng)爭(zhēng)產(chǎn)品相比，Cyclone = 3 * ROMAN III FPGA的低功耗、高密度和充足的DSP功能使設(shè)計(jì)人員可以在大量新的無(wú)線應(yīng)用中使用低成本系列產(chǎn)品；在視頻和圖像處理應(yīng)用中，Cyclone = 3 * ROMAN III FPGA恰當(dāng)?shù)亟Y(jié)合了DSP乘法器、存儲(chǔ)器和邏輯資源；Cyclone = 3

14、* ROMAN III器件針對(duì)顯示應(yīng)用進(jìn)行了優(yōu)化，是第一款能夠滿足所有1080p HDTV性能需求的低成本FPGA。3.2.2 ARM（AT91SAM9G20）ARM模塊使用的是AT91SAM9G20系統(tǒng)。AT91SAM9G20微處理器是由ATMEL公司(n s)生產(chǎn)的，這款400 MHz 的微處理器具有ATMEL先進(jìn)的外設(shè)DMA 和分布式 HYPERLINK /htm_tech/listpage6_1.htm o 存儲(chǔ)器 t _blank 存儲(chǔ)器架構(gòu)，連同6層總線矩陣(j zhn)，可實(shí)現(xiàn)存儲(chǔ)器、外設(shè)和外部接口之間的多重?cái)?shù)據(jù)同時(shí)傳送，而無(wú)需耗費(fèi)CPU的時(shí)鐘周期。其外部總線接口 (EBI) 的

15、時(shí)鐘頻率為133 MHz，用于片外存儲(chǔ)器的高速數(shù)據(jù)傳送。這種架構(gòu)為器件提供了內(nèi)部和外部的高數(shù)據(jù)帶寬，能滿足許多嵌入式網(wǎng)絡(luò)應(yīng)用的要求。AT91SAM9G20聯(lián)網(wǎng)和通信的要求通過(guò)10/100M BT 以太網(wǎng)MAC、7個(gè)USART接口、12M bps USB 全速雙端口主機(jī)和器件端口、雙SPI接口、SSC接口和雙線接口(TWI) 來(lái)進(jìn)行。此外，還有一個(gè)完全集成的圖像 HYPERLINK /htm_tech/listpage7_1.htm o 傳感 t _blank 傳感器接口 (ISI)，能夠(nnggu)滿足圖像感應(yīng)的要求。同時(shí)，在所有外設(shè)啟動(dòng)的400 MHz全功率模式下， HYPERLINK /

16、Stock/A/AT91SAM9G20.html o AT91SAM9G20 t _blank AT91SAM9G20的功耗僅為80mW。而且這款器件還具有 4 種降低功耗的模式，包括在后備模式中主電源被關(guān)斷，而器件的功耗非常低 (9mW)，能夠延長(zhǎng)電池供電的時(shí)間。 HYPERLINK /Stock/A/AT91SAM9G20.html o AT91SAM9G20 t _blank AT91SAM9G20不但有效地結(jié)合了高性能和低功耗特性，而且價(jià)格非常吸引，這些優(yōu)點(diǎn)使其在市場(chǎng)中得到廣泛接受。3.3 ARM系統(tǒng)電路設(shè)計(jì)ARM系統(tǒng)電路包括ARM處理器AT91SAM9G20、供電電路、復(fù)位電路、時(shí)鐘

17、電路、存儲(chǔ)電路、網(wǎng)絡(luò)接口電路和串行接口電路。3.3.1 AT91SAM9G20AT91SAM9G20集成了外部存儲(chǔ)控制器(SDRAM控制器和片選邏輯)，支持Data Flash、Nand Flash和Nor Flash系統(tǒng)引導(dǎo)；有1路主USB和1路從USB，主USB可同時(shí)連接兩路USB設(shè)備；內(nèi)部集成鎖相環(huán)；96個(gè)可編程的I/O口和31路外部中斷；具有日歷功能的RTC和6路TC計(jì)時(shí)器；支持串口USART，同步串口SSC等多種通信接口；并集成了10/100Mbps雙以太網(wǎng)控制器。AT91SAM9G20的組成(z chn)框圖如圖3.2所示。圖3.2 AT91SAM9G20的組成(z chn)框圖3

18、.3.2供電(n din)電路供電電路中使用了大量的濾波電容，使輸出的直流電源更平滑。同時(shí)，每個(gè)芯片的電源引腳和地之間都連接了這樣的濾波電容，以防止電源噪聲影響元件正常工作。AT91SAM9G20的供電范圍如表3.2所示：表3.2 AT91SAM9G20的供電范圍電源域范圍(V)驅(qū)動(dòng)VDDCORE0.9-1.1內(nèi)核VDDBU0.9-1.1備份VDDPLL0.9-1.1鎖相環(huán)VDDOSC1.65-3.6振蕩器VDDANA3.0-3.6模擬VDDIOP0N/AN/AVDDIOP1N/AN/AVDDIOP1.65-3.6所有外設(shè)VDDUSB3.0-3.6USB收發(fā)器VDDIOM1.65-1.95或3

19、.0-3.6存儲(chǔ)器供電(n din)電路設(shè)計(jì)采用1V和3.3V兩種電源(dinyun)，核電壓為1V，其余為3.3V，上電順序(shnx)如圖3.3所示。供電電路中1V電壓由5V電壓經(jīng)過(guò)DC-DC芯片TPS60500DGSR變換得到，3.3V電壓由5V電壓經(jīng)過(guò)線性穩(wěn)壓芯片LT1963AEQ-3.3得到，1V電壓的上電順序由比較器LM293和三極管IRLML6402控制。圖3.4顯示了DC-DC芯片TPS60500DGSR將5V轉(zhuǎn)換為1V的過(guò)程，圖3.5顯示了穩(wěn)壓芯片LT1963AEQ將5V電壓轉(zhuǎn)換為3.3V的過(guò)程。圖3.3 上電順序時(shí)序圖圖3.4 1V供電(n din)電路圖3.5 3.3V供

20、電(n din)電路ARM供電(n din)電路的濾波電容如圖3.6所示，圖3.6 ARM的濾波(lb)電容3.3.3復(fù)位(f wi)電路復(fù)位電路主要(zhyo)完成系統(tǒng)的上電復(fù)位和系統(tǒng)在運(yùn)行時(shí)用戶的按鍵復(fù)位功能。在AT91SAM9G20中，提供系統(tǒng)復(fù)位功能的是nRST管腳， nRST管腳上的低電平有效使得AT91SAM9G20復(fù)位，復(fù)位電路如圖3.7所示。圖3.7 復(fù)位電路3.3.4時(shí)鐘電路AT91SAM9G20正常工作需要提供啟動(dòng)時(shí)鐘的慢時(shí)鐘和正常工作時(shí)鐘的主時(shí)鐘2個(gè)時(shí)鐘源。AT91SAM9G20時(shí)鐘發(fā)生器內(nèi)置慢時(shí)鐘振蕩器、主振蕩器、兩個(gè)PLL及分頻器模塊，組成框圖如圖3.8所示。從硬件設(shè)

21、計(jì)上看，AT91SAM9G20需要外接兩個(gè)晶體，如圖3.9和圖3.10所示，在AT91SAM9G20與慢時(shí)鐘振蕩器對(duì)應(yīng)的腳XIN32、XOUT32之間接32.768KHz的晶體，作為AT91SAM9G20的慢時(shí)鐘；在AT91SAM9G20與主振蕩器對(duì)應(yīng)的腳XIN、XOUT之間接18.432MHz的晶體，作為AT91SAM9G20正常工作的各種時(shí)鐘源。外部晶體的振蕩頻率最高只有18.432MHz，但是AT91SAM9G20處理器時(shí)鐘通過(guò)編程可達(dá)400MHz，這是因?yàn)锳T91SAM9G20內(nèi)部有兩個(gè)鎖相環(huán)，稱為PLLA和PLLB，其中，鎖相環(huán)A輸出400-800MHz的時(shí)鐘，鎖相環(huán)B輸出100MH

22、z的時(shí)鐘。圖3.8 時(shí)鐘發(fā)生器的組成(z chn)框圖圖3.9 接外部(wib)晶振作慢時(shí)鐘圖3.10 接外部(wib)晶振作時(shí)鐘源鎖相環(huán)是一種(y zhn)反饋電路，其作用是使得電路上的時(shí)鐘和某一外部時(shí)鐘的相位同步。PLL通過(guò)比較外部信號(hào)的相位和由壓控晶振（VCXO）的相位來(lái)實(shí)現(xiàn)同步的，在比較的過(guò)程中，鎖相環(huán)電路會(huì)不斷根據(jù)外部信號(hào)的相位來(lái)調(diào)整本地(bnd)晶振的時(shí)鐘相位，直到兩個(gè)信號(hào)的相位同步。在數(shù)據(jù)(shj)采集系統(tǒng)中，鎖相環(huán)是一種非常有用的同步技術(shù)，因?yàn)橥ㄟ^(guò)鎖相環(huán)，可以使得不同的數(shù)據(jù)采集板卡共享同一個(gè)采樣時(shí)鐘。因此，所有板卡上各自的本地80MHz和20MHz時(shí)基的相位都是同步的，從而采樣

23、時(shí)鐘也是同步的。因?yàn)槊繅K板卡的采樣時(shí)鐘都是同步的，所以都能嚴(yán)格地在同一時(shí)刻進(jìn)行數(shù)據(jù)采集。3.3.5存儲(chǔ)電路存儲(chǔ)電路分為FLASH存儲(chǔ)器電路和SDRAM存儲(chǔ)器電路。1. FLASH存儲(chǔ)器電路由于微控制器運(yùn)行的代碼需要存儲(chǔ)在非易失的存儲(chǔ)介質(zhì)中，以確保掉電后程序也不丟失。而AT91SAM9G20只有64K字節(jié)片上ROM，這就對(duì)片內(nèi)存儲(chǔ)的代碼大小提出了限制，而實(shí)際嵌入式系統(tǒng)的代碼大小一般都超過(guò)64K。因此在實(shí)際的硬件設(shè)計(jì)中，會(huì)采用外擴(kuò)的FLASH存儲(chǔ)器存放程序代碼，目前用的非易失的存儲(chǔ)介質(zhì)通常是FLASH。FLASH 即為閃存，有許多種種類，從結(jié)構(gòu)上分主要有NandFlash、NorFlash等，這些

24、都是目前主流的類型，在嵌入式系統(tǒng)中，一般用FLASH來(lái)存放需要永久保存的程序和數(shù)據(jù)，掉電后不會(huì)丟失。而用SDRAM來(lái)存放系統(tǒng)運(yùn)行時(shí)的數(shù)據(jù)，掉電后則消失。 綜合各方面的性能，NandFlash更優(yōu)，它擁有較快的擦除和寫入速度（大多數(shù)的寫入操作需要先進(jìn)行擦除操作）；在更低的成本上獲得更大的容量；它的每個(gè)塊最大擦寫次數(shù)是100萬(wàn)次，遠(yuǎn)高于NorFlash的10萬(wàn)次，擁有更長(zhǎng)的使用壽命；并且NandFlash的擦除單元（NorFlash的擦出塊單元為64128KB，NandFlash的擦除塊單元為832KB）更小，相應(yīng)的擦除電路更簡(jiǎn)單。 但是(dnsh)在NandFlash中，位反轉(zhuǎn)的問(wèn)題更加嚴(yán)重(y

25、nzhng)，在使用NandFlash時(shí)必須同時(shí)(tngsh)使用EDC/ECC算法來(lái)確保其可靠性，并且NandFlash器件中的壞塊是隨機(jī)分布的，如果通過(guò)可靠的方法不能進(jìn)行壞塊掃描，則將導(dǎo)致較高的故障率。 與此同時(shí)，NorFlash閃存的連接方式類似于其他存儲(chǔ)器，并可以直接運(yùn)行代碼，而不像NandFlash器件上始終必須進(jìn)行虛擬映射。并且在NorFlash器件上運(yùn)行代碼不需要任何的軟件支持，在進(jìn)行寫入和擦除操作時(shí)，NorFlash器件所需要的MTD（閃存技術(shù)驅(qū)動(dòng)程序）相對(duì)較少，驅(qū)動(dòng)程序還可用于對(duì)DiskOnChip產(chǎn)品進(jìn)行仿零點(diǎn)和閃存管理，包括糾錯(cuò)、壞塊處理和損耗平衡。 雖然NandFlas

26、h的性能較好，但是Nor Flash 帶有SRAM接口,有足夠的地址引腳，可以很容易的對(duì)存儲(chǔ)器內(nèi)部的存儲(chǔ)單元進(jìn)行直接尋址。在實(shí)際的系統(tǒng)中，可以根據(jù)需要選擇ARM處理器與NorFlash的連接方式。NorFlash的操作最更加方便，電路也更為簡(jiǎn)易易懂。此外，DataFlash也是目前主流的一種閃存類型。DataFlash是Atmel公司新推出的大容量串行Flash存儲(chǔ)器產(chǎn)品，具有體積小，容量大，功耗低和硬件接口簡(jiǎn)單的特點(diǎn)。它是Atmel私有的接口，與兼容SPI標(biāo)準(zhǔn)。信息從DataFlash芯片被寫并且讀使用所有微型控制器，非常易于構(gòu)成微型測(cè)量系統(tǒng)。本次設(shè)計(jì)中，這三種Flash存儲(chǔ)我們使用Data

27、Flash，電路圖如3.11所示，采用的都是并行存儲(chǔ)方式。圖3.11 FLASH存儲(chǔ)器2.SDRAM存儲(chǔ)器電路AT91SAM9G20只有兩個(gè)16 K字節(jié)片上SRAM，而一般程序運(yùn)行時(shí)需要更大的內(nèi)存，因此在實(shí)際的硬件設(shè)計(jì)中，需要外擴(kuò)存儲(chǔ)空間。SDRAM(Synchronous Dynamic Random Access Memory),即同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器，工作需要同步時(shí)鐘，內(nèi)部的命令的發(fā)送與數(shù)據(jù)的傳輸(chun sh)都以它為基準(zhǔn)，存儲(chǔ)陣列需要不斷的刷新來(lái)保證數(shù)據(jù)不丟失。SDRAM的特點(diǎn)是：體積小、容量大、相對(duì)價(jià)格便宜、存取的速度相對(duì)較慢、耗電量小、控制起來(lái)相對(duì)復(fù)雜、需要定時(shí)進(jìn)行刷新操作。

28、SDRAM一般都是行列地址復(fù)用的，數(shù)據(jù)可以自由指定地址進(jìn)行數(shù)據(jù)讀寫。SDRAM是對(duì)bank結(jié)構(gòu)，例如在一個(gè)具有(jyu)兩個(gè)bank的SDRAM的模組中，其中(qzhng)一個(gè)bank在進(jìn)行預(yù)充電期間，另一個(gè)bank則馬上可以被讀取，這樣可以大大提高存儲(chǔ)器的訪問(wèn)速度。在SDRAM芯片中一般會(huì)有實(shí)現(xiàn)bank選擇的引腳，用于實(shí)現(xiàn)多個(gè)bank的選擇。 目前常用的SDRAM為8bit/16bit數(shù)據(jù)寬度、工作電壓一般為3.3V，主要生產(chǎn)廠商為Micron、HynixI、Winbond等，若同類器件具有相同的電氣特性和封裝形式可通用。但在使用SDRAM時(shí)要注意ARM芯片是否具有獨(dú)立的SDRAM的刷新控制

29、邏輯，若有可直接與SDRAM接口，若無(wú)則不能直接與SDRAM連接。 SDRAM通過(guò)對(duì)電容的充放電完成存儲(chǔ)操作，但因電容本身有漏電問(wèn)題，所以內(nèi)存中的數(shù)據(jù)要持續(xù)不斷地存取，存儲(chǔ)在SDRAM中的數(shù)據(jù)必須不斷地刷新以保持?jǐn)?shù)據(jù)的完整性，否則數(shù)據(jù)將會(huì)丟失。通常使用特定的刷新電路來(lái)對(duì)SDRAM中存儲(chǔ)的數(shù)據(jù)進(jìn)行刷新工作。SDRAM存儲(chǔ)器采用2片MT48LC16M16A2P，實(shí)現(xiàn)32位位寬數(shù)據(jù)存取。SDRAM的原理框圖如圖3.12所示。圖3.12 SDRAM的原理(yunl)框圖SDRAM控制信號(hào)(xnho)的引腳介紹： = 1 * GB3 RAS：行地址選通信(tng xn)號(hào)，為輸入信號(hào)，低電平有效。 =

30、2 * GB3 CAS：列地址選通信號(hào)，為輸入信號(hào)，低電平有效。 = 3 * GB3 SDWE：寫使能信號(hào)，為輸入信號(hào)，低電平有效。 = 4 * GB3 SDA10：地址信號(hào)，為輸入信號(hào)。 = 5 * GB3 SDCKE：時(shí)鐘使能信號(hào)，為輸入信號(hào)，高電平有效。CKE信號(hào)的用途有兩個(gè)：一、關(guān)閉時(shí)鐘以進(jìn)入省電模式；二、進(jìn)入自刷新?tīng)顟B(tài)。CKE無(wú)效時(shí)，SDRAM內(nèi)部所有與輸入相關(guān)的功能模塊停止工作。 = 6 * GB3 SDCK：時(shí)鐘信號(hào)，為輸入信號(hào)。SDRAM所有輸入信號(hào)的邏輯狀態(tài)都需要通過(guò)CLK的上升沿采樣確定。 = 7 * GB3 SDCS：片選信號(hào)，為輸入信號(hào)，低電平有效。只有當(dāng)片選信號(hào)有效后

31、，SDRAM才能識(shí)別控制器發(fā)送來(lái)的命令。設(shè)計(jì)時(shí)注意上拉。本設(shè)計(jì)中，SDRAM與AT91SAM9G20的連接電路如圖3.13所示圖3.13 SDRAM與AT91SAM9G2連接(linji)3.3.6網(wǎng)絡(luò)接口AT91SAM9G20內(nèi)嵌有以太網(wǎng)控制器，使用(shyng)DAVICOM公司(n s)生產(chǎn)的以太網(wǎng)控制芯片DM9161作為 AT91SAM9G20與以太網(wǎng)連接的物理層接口芯片。DM9161是一款低功耗，高性能的CMOS芯片，支持10和100M以太網(wǎng)傳輸，主要完成對(duì)網(wǎng)絡(luò)數(shù)據(jù)的接收解碼和對(duì)數(shù)據(jù)幀編碼發(fā)送。它完全兼容IEEE802.3u l0Base-T/l00Base-Tx標(biāo)準(zhǔn)，同時(shí)兼容ANS

32、I X3T12 TP-P如1995標(biāo)準(zhǔn)；支持MII和RMII兩種接口模式，方便與AT91SAM9G20互連。DM916l采用0.35um CMOS技術(shù)，3.3V單電源供電，48腳LQFP小封裝設(shè)計(jì)。圖3.14 DM916l連接(linji)原理圖DM916l與AT91SAM9G20硬件連接如圖3.14所示。AT91SAM9G20與DM9161采用RMII接口方式互連，RMII的目的是用縮減的引腳數(shù)來(lái)代替IEEE 802.3u MII。它使用2位進(jìn)行發(fā)送(ETX0與ETX1，對(duì)應(yīng)PA12與PA13)，2位進(jìn)行接收(ERX0與ERX1，對(duì)應(yīng)PA14與PA15)。有一個(gè)發(fā)送使能(ETXEN對(duì)應(yīng)PA1

33、6)，一個(gè)接收錯(cuò)誤(ERXER對(duì)應(yīng)PA18)，一個(gè)數(shù)據(jù)有效(ERXDV對(duì)應(yīng)PA17)，以及一個(gè)在100Mb/s數(shù)據(jù)傳輸速率下，需要50MHz的參考時(shí)鐘(ETXCK對(duì)應(yīng)PA19)。DM9161的狀態(tài)中斷(zhngdun)輸出腳(MDINTR)連接在AT91SAM9G20的FIQ(PC13)上，狀態(tài)中斷輸出腳需要外接1.5K電阻上拉，當(dāng)狀態(tài)發(fā)生改變時(shí)，比如連接、傳輸速率、狀態(tài)中斷輸出腳由高電平變?yōu)榈碗娖?。AT91SAM9G20的PA20和PA21與DM9161的MDC和MDIO相連接，其中MDC是管理數(shù)據(jù)時(shí)鐘腳，最大時(shí)鐘速率為2.5MHz：MDIO是管理數(shù)據(jù)I/0引腳，通過(guò)MDC和MDIO可以控制

34、和管理DM9161，可以獲得物理層芯片的狀態(tài)信息和錯(cuò)誤信息等。3.3.7串行接口 HYPERLINK /view/161117.htm t _blank 串行接口，即串口，也稱串行通信接口，按電氣標(biāo)準(zhǔn)及協(xié)議(xiy)來(lái)分包括 HYPERLINK /view/112004.htm t _blank RS-232-C、 HYPERLINK /view/1940451.htm t _blank RS-422、 HYPERLINK /view/196467.htm t _blank RS485、 HYPERLINK /view/854.htm t _blank USB等。RS-232-C、RS-422

35、與RS-485標(biāo)準(zhǔn)只對(duì)接口的電氣特性做出規(guī)定，不涉及接插件、電纜或協(xié)議。本系統(tǒng)采用的是目前最常用的RS232接口和RS485接口，如圖3.15所示，RS232接口物理層適配采用適配芯片MAX3232完成。RS232接口是在1970年由美國(guó)電子工業(yè)協(xié)會(huì)（EIA）聯(lián)合貝爾系統(tǒng)、調(diào)制解調(diào)器廠家及計(jì)算機(jī)終端生產(chǎn)廠家共同制定的用于串行通訊的標(biāo)準(zhǔn)，它的全名是“數(shù)據(jù)終端設(shè)備（DTE）和數(shù)據(jù)通訊設(shè)備（DCE）之間串行二進(jìn)制數(shù)據(jù)交換接口技術(shù)標(biāo)準(zhǔn)”。傳統(tǒng)的RS-232-C接口標(biāo)準(zhǔn)有22根線，采用標(biāo)準(zhǔn)25芯D型插頭座。后來(lái)的PC上使用簡(jiǎn)化了的9芯D型插座。本系統(tǒng)采就采用9芯D型插座。RS232C標(biāo)準(zhǔn)所定義(dngy

36、)的高、低電平信號(hào)與AT91SAM9G20系統(tǒng)的LVTTL電路所定義的高、低電平信號(hào)完全不同：LVTTL的標(biāo)準(zhǔn)邏輯“1”對(duì)應(yīng)2V3.3V電平，標(biāo)準(zhǔn)(biozhn)邏輯“0”對(duì)應(yīng)0V0.4V電平，而RS232C標(biāo)準(zhǔn)采用負(fù)邏輯(lu j)方式，標(biāo)準(zhǔn)邏輯“1”對(duì)應(yīng)-5V-15V電平，標(biāo)準(zhǔn)邏輯“0”對(duì)應(yīng)+5V+15V電平。因此，需要實(shí)現(xiàn)兩者間信號(hào)的轉(zhuǎn)換。圖3.15 RS232接口如圖3.16所示，RS485接口物理層適配采用適配芯片MAX483完成。RS485采用差分信號(hào)負(fù)邏輯，+2V+6V表示“0”，- 6V- 2V表示“1”。圖3.16 RS485接口(ji ku)3.3.8 JTAG調(diào)試(dio

37、 sh)模塊調(diào)試和測(cè)試接口不是系統(tǒng)運(yùn)行所必須的，但是在現(xiàn)代系統(tǒng)越來(lái)越強(qiáng)調(diào)可測(cè)試性，所以調(diào)試、測(cè)試接口設(shè)計(jì)也就顯得十分重要(zhngyo)了。AT91SAM9G20有一個(gè)內(nèi)置JTAG調(diào)試接口，通過(guò)這個(gè)接口可以控制芯片的運(yùn)行并得到內(nèi)部信息。不過(guò)在正式產(chǎn)品中不需要這部分電路。JTAG (Joint Test Ation Group)，聯(lián)合測(cè)試行動(dòng)小組)是一種國(guó)際標(biāo)準(zhǔn)測(cè)試協(xié)議，主要用于芯片內(nèi)部測(cè)試及對(duì)系統(tǒng)進(jìn)行仿真及調(diào)試12。JTAG技術(shù)是一種嵌入式調(diào)試技術(shù)，它在芯片內(nèi)部封裝了專門的測(cè)試電路TAP(測(cè)試訪問(wèn)口)，通過(guò)專用的JTAG測(cè)試工具對(duì)內(nèi)部節(jié)點(diǎn)進(jìn)行測(cè)試。目前JTAG接口的連接有兩種標(biāo)準(zhǔn)，即14針接口

38、和20針接口，本系統(tǒng)中采用標(biāo)準(zhǔn)的20針接口方式，其接口如圖3.17所示圖3.17 JTAG調(diào)試(dio sh)模塊電路圖3.4 FPGA系統(tǒng)(xtng)電路設(shè)計(jì)3.4.1 FPGA與ARM的連接(linji)FPGA與AT91SAM9G20之間采用并行總線接口，包括1位讀、1位寫、16位地址、16位數(shù)據(jù)、2位中斷、2位片選，連接關(guān)系如圖3.18所示。INT1WERDCS5nCS4CFOE/NRDCFWE/NBS3/NWR3IRQ1AT91SAM9G20芯片F(xiàn)PGA芯片A0A15D0D15EEA0A15D0D15EEnCS5IRQ2INT2CS4圖3.18 FPGA與AT91SAM9G20的連接

39、(linji)3.4.2配置(pizh)電路本設(shè)計(jì)采用(ciyng)AS模式配置，如圖3.19所示。圖3.19 AS模式配置EPCS(Erasable programmable configurable serial)是串行存貯器，NiosII 不能直接從EPCS中執(zhí)行程序，它實(shí)際上是執(zhí)行EPCS控制器的片內(nèi)ROM中的代碼（即Bootloader），把EPCS中的程序搬到RAM中執(zhí)行。目前大部分FPGA都是基于SRAM工藝的，而SRAM工藝的芯片在掉電后信息就會(huì)丟失，因此需要外加一片專用的配置芯片。在上電的時(shí)候，由這個(gè)專用配置芯片把數(shù)據(jù)加載到FPGA中，F(xiàn)PGA就可以正常工作了。FPGA是由存

40、放在片內(nèi)RAM中的程序來(lái)設(shè)置其工作狀態(tài)的，加電時(shí)，F(xiàn)PGA芯片將EPROM中數(shù)據(jù)讀入片內(nèi)編程RAM中，配置完成后，F(xiàn)PGA進(jìn)入工作狀態(tài)。掉電后，F(xiàn)PGA恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失。因此FPGA能夠反復(fù)使用，當(dāng)需要修改FPGA功能時(shí)，只需換一片EPROM即可。本系統(tǒng)中采用EPCS16作為EPROM，如圖3.20所示。圖3.20 配置芯片3.5 DAC電路(dinl)DAC電路分為并行接口高速(o s)DAC電路和串行接口DAC電路，分別由FPGA和ARM控制，高速DAC產(chǎn)生在視放、距離支路(zh l)、信號(hào)處理器、遙控顯示板檢測(cè)時(shí)需要的多種形式的動(dòng)態(tài)激勵(lì)信號(hào)，串行DAC產(chǎn)生視放、距離支路、主控

41、制器檢測(cè)時(shí)需要產(chǎn)生的直流激勵(lì)信號(hào)。3.5.1高速DAC電路高速DAC采用AD9744，如圖3.21所示，AD9744是14位分辨率的DAC轉(zhuǎn)換器，最大采樣速率為210 MSPS。最高功耗只有135mW，在省電模式時(shí)的功耗只有15 mW，1.20 V片內(nèi)基準(zhǔn)電壓源。無(wú)雜散動(dòng)態(tài)范圍SFDR：73 dBc（至奈奎斯特頻率，20 MHz輸出，165 MSPS），80dBc（至奈奎斯特頻率，10 MHz輸出，165 MSPS），83dBc（至奈奎斯特頻率，10 MHz輸出，165 MSPS）。工作在125 MSPS和10 MHz輸出時(shí)的信噪比為77dB。采用28引腳SOIC封裝，工作溫度為-40度到85

42、度。DAC輸出經(jīng)過(guò)放大濾波電路完成差分轉(zhuǎn)單端的電壓輸出，放大濾波電路采用高速運(yùn)放AD8047實(shí)現(xiàn)，如圖3.22所示。圖3.21 DAC轉(zhuǎn)換器圖3.22 放大(fngd)濾波電路3.5.2串行DAC電路(dinl)串行DAC采用(ciyng)AD5323ARU，如圖3.23所示，AD5323ARU是雙路12比特精度的電壓輸出型DAC，2路電壓由ARM通過(guò)SPI接口進(jìn)行控制，多片DAC通過(guò)不同的片選信號(hào)控制。 圖3.23 串行DAC電路SPI是一種高速的全雙工同步的通信總線(zn xin)，在芯片的管腳上只占用四根線，既節(jié)約(jiyu)了芯片的管腳，也為PCB的布局(bj)節(jié)省了空間，簡(jiǎn)單易用。它以主從方式工作，這種模式通常有一個(gè)主設(shè)備和一個(gè)或多個(gè)從設(shè)備，需要至少4根線，事實(shí)上3根也可以（單向傳輸時(shí)）。