1-3CPLD與FPGAppt課件

1、CPLD與FPGA.ARM,DSP,FPGA 的區(qū)別ARM具有比較強(qiáng)的事務(wù)管理功能，可以用來跑界面以及運(yùn)用程序等，其優(yōu)勢(shì)主要表達(dá)在控制方面。DSP主要是用來計(jì)算的，比如進(jìn)展加密解密、調(diào)制解調(diào)等，優(yōu)勢(shì)是強(qiáng)大的數(shù)據(jù)處置才干和較高的運(yùn)轉(zhuǎn)速度。FPGA可以用VHDL或verilogHDL來編程，靈敏性強(qiáng)，由于可以進(jìn)展編程、檢錯(cuò)、再編程和反復(fù)操作，因此可以充分地進(jìn)展設(shè)計(jì)開發(fā)和驗(yàn)證。當(dāng)電路有少量改動(dòng)時(shí)，更能顯示出FPGA的優(yōu)勢(shì)，其現(xiàn)場(chǎng)編程才干可以延伸產(chǎn)品在市場(chǎng)上的壽命，而這種才干可以用來進(jìn)展系統(tǒng)晉級(jí)或除錯(cuò)。.目錄可編程邏輯器件的開展歷程CPLD/FPGA廠商概述CPLD原理FPGA原理常用EDA設(shè)計(jì)工具.

2、可編程邏輯器件的開展歷程.可編程邏輯器件的開展歷程-1當(dāng)今社會(huì)是數(shù)字化的社會(huì)，是數(shù)字集成電路廣泛運(yùn)用的社會(huì)；系統(tǒng)設(shè)計(jì)師們情愿本人設(shè)計(jì)公用集成電路(ASIC)芯片；現(xiàn)場(chǎng)可編程門陣列(FPGA)和復(fù)雜可編程邏輯器件(CPLD)。.可編程邏輯器件的開展歷程-2早期，出現(xiàn)了可編程只讀存貯器(PROM)、紫外線可按除只讀存貯器(EPROM)和電可擦除只讀存貯器(EEPROM)；其后，出現(xiàn)了可編程邏輯器件(PLD) ，典型的PLD由一個(gè)“與門和一個(gè)“或門陣列組成產(chǎn)品主要有PAL(可編程陣列邏輯)和GAL(通用陣列邏輯) .可編程邏輯器件的開展歷程-320世紀(jì)80年代中期。 Altera和Xilinx分別推

3、出了類似于PAL構(gòu)造的擴(kuò)展型 CPLD(Complex Programmable Logic Dvice)和與規(guī)范門陣列類似的FPGA(Field Programmable Gate Array) .誰在運(yùn)用Altera和Xilinx的產(chǎn)品？通常來說，在歐洲用Xilinx的人多，在日本和亞太地域用ALTERA的人多，在美國那么是平分秋色。全球CPLD/FPGA產(chǎn)品60%以上是由Altera和Xilinx提供的?？梢灾vAltera和Xilinx共同決議了PLD技術(shù)的開展方向。.相關(guān)闡明-1Xilinx把基于查找表技術(shù)，SRAM工藝，要外掛配置用的EEPROM的PLD叫FPGA；把基于乘積項(xiàng)技術(shù)，

4、Flash類似EEPROM工藝工藝的PLD叫CPLD； Altera 把本人的PLD產(chǎn)品：MAX系列乘積項(xiàng)技術(shù)，EEPROM工藝，F(xiàn)LEX系列查找表技術(shù)，SRAM工藝都叫作CPLD，由于FLEX系列也是SRAM工藝，基于查找表技術(shù)，要外掛配置用的EPROM,用法和Xilinx的FPGA一樣，所以很多人把Altera的FELX系列產(chǎn)品也叫做FPGA。.相關(guān)闡明-2“可編程ASIC是錯(cuò)誤的說法ASIC是公用集成電路 ，通常都不可編程。CPLD與FPGA的普通不同就在于其構(gòu)造和配置方式CPLD掉電后，仍能保管著原有數(shù)據(jù)不喪失；FPGA需求給予穩(wěn)定的電源，否那么掉電后又需重新配置編程。.CPLD/FP

5、GA廠商概述.CPLD/FPGA廠商概述隨著可編程邏輯器件運(yùn)用的日益廣泛，許多IC制造廠家涉足PLD/FPGA領(lǐng)域。目前世界上有十幾家消費(fèi)CPLD/FPGA的公司，最大的三家是：ALTERA，XILINX，Lattice，其中ALTERA和XILINX占有了60%以上的市場(chǎng)份額。 .CPLD/FPGA部分廠商引見AlteraXilinxLatticeActelCypressQuickLogicLucentAtmelClear LogicWSI.Altera九十年代以后開展很快，是最大可編程邏輯器件供應(yīng)商之一。主要產(chǎn)品有：MAX3000/7000，F(xiàn)LEX10K，APEX20K，ACEX1K，S

6、tratix，Cyclone等。開發(fā)軟件為MaxplusII和QuartusII。 普遍以為其開發(fā)工具QuartusII是最勝利的PLD開發(fā)平臺(tái)之一，配合運(yùn)用Altera公司提供的免費(fèi)OEM HDL綜合工具可以到達(dá)較高的效率。 .XilinxFPGA的發(fā)明者，老牌PLD公司，是最大可編程邏輯器件供應(yīng)商之一。產(chǎn)品種類較全，主要有：XC9500/4000，Coolrunner(XPLA3) ，Spartan, Virtex等。開發(fā)軟件為Foundition和ISE。 .LatticeLattice是ISP技術(shù)的發(fā)明者,ISP技術(shù)極大的促進(jìn)了PLD產(chǎn)品的開展，與ALTERA和XILINX相比，其開發(fā)

7、工具比ALTERA和XILINX略遜一籌。中小規(guī)模PLD比較有特征，不過其大規(guī)模PLD、FPGA的競(jìng)爭(zhēng)力還不夠強(qiáng)。.Actel反熔絲一次性燒寫PLD的指點(diǎn)者，由于反熔絲PLD抗輻射，耐高低溫，功耗低，速度快，所以在軍品和宇航級(jí)上有較大優(yōu)勢(shì)。ALTERA和XILINX那么普通不涉足軍品和宇航級(jí)市場(chǎng)。 .AtmelATMEL公司是是世界上高級(jí)半導(dǎo)體產(chǎn)品設(shè)計(jì)、制造和行銷的領(lǐng)先者，產(chǎn)品包括了微處置器、可編程邏輯器件、非易失性存儲(chǔ)器、平安芯片、混合信號(hào)及RF射頻集成電路。.CPLD原理.基于乘積項(xiàng)的PLD構(gòu)造采用這種構(gòu)造的PLD芯片有：Altera的MAX7000，MAX3000系列EEPROM工藝，X

8、ilinx的XC9500系列Flash工藝和Lattice,Cypress的大部分產(chǎn)品EEPROM工藝。.PLD的總體構(gòu)造以MAX7000為例，其他型號(hào)的構(gòu)造與此都非常類似.PLD的總體構(gòu)造以MAX7000為例，其他型號(hào)的構(gòu)造與此都非常類似宏單元Marocell.PLD的總體構(gòu)造以MAX7000為例，其他型號(hào)的構(gòu)造與此都非常類似可編程連線PIA.PLD的總體構(gòu)造以MAX7000為例，其他型號(hào)的構(gòu)造與此都非常類似I/O控制塊.宏單元的構(gòu)造宏單元Macro cell.宏單元的構(gòu)造宏單元Macro cell左側(cè)是乘積項(xiàng)陣列，實(shí)踐就是一個(gè)與或陣列，每一個(gè)交叉點(diǎn)都是一個(gè)可編程熔絲，假設(shè)導(dǎo)通就是實(shí)現(xiàn)“與邏

9、輯。后面的乘積項(xiàng)選擇矩陣是一個(gè)“或陣列。兩者一同完成組合邏輯。.宏單元的構(gòu)造宏單元Macro cell圖右側(cè)是一個(gè)可編程D觸發(fā)器，它的時(shí)鐘，清零輸入都可以編程選擇，可以運(yùn)用公用的全局清零和全局時(shí)鐘，也可以運(yùn)用內(nèi)部邏輯乘積項(xiàng)陣列產(chǎn)生的時(shí)鐘和清零。假設(shè)不需求觸發(fā)器，也可以將此觸發(fā)器旁路，信號(hào)直接輸給PIA或輸出到I/O腳。.乘積項(xiàng)構(gòu)造的PLD邏輯實(shí)現(xiàn)原理-1下面我們以一個(gè)簡單的電路為例,詳細(xì)闡明PLD是如何利用以上構(gòu)造實(shí)現(xiàn)邏輯的。.乘積項(xiàng)構(gòu)造的PLD邏輯實(shí)現(xiàn)原理-1假設(shè)組合邏輯的輸出(AND3的輸出)為f，那么f=(A+B)*C*(!D)=A*C*!D+ B*C*!D 我們以!D表示D的“非.乘積

10、項(xiàng)構(gòu)造的PLD邏輯實(shí)現(xiàn)原理-2PLD將以下面的方式來實(shí)現(xiàn)組合邏輯f闡明見備注.PLD原理總結(jié)-1前面的電路是一個(gè)很簡單的例子，只需求一個(gè)宏單元就可以完成。對(duì)于一個(gè)復(fù)雜的電路，一個(gè)宏單元是不能實(shí)現(xiàn)的，這時(shí)就需求經(jīng)過并聯(lián)擴(kuò)展項(xiàng)和共享擴(kuò)展項(xiàng)將多個(gè)宏單元相連，宏單元的輸出也可以銜接到可編程連線陣列，再做為另一個(gè)宏單元的輸入。.PLD原理總結(jié)-2這種基于乘積項(xiàng)的PLD根本都是由EEPROM和Flash工藝制造的，一上電就可以任務(wù)，無需其他芯片配合。.FPGA原理.基于查找表構(gòu)造的FPGA原理采用這種構(gòu)造的PLD芯片我們也可以稱之為FPGA：如Altera的ACEX，APEX系列，Xilinx的Spart

11、an，Virtex系列等。.查找表的本質(zhì)-1查找表Look-Up-Table)簡稱為LUT，LUT本質(zhì)上就是一個(gè)RAM。目前FPGA中多運(yùn)用4輸入的LUT，所以每一個(gè)LUT可以看成一個(gè)有4位地址線的16x1的RAM。.查找表的本質(zhì)-2當(dāng)用戶經(jīng)過原理圖或HDL言語描畫了一個(gè)邏輯電路以后，開發(fā)軟件會(huì)自動(dòng)計(jì)算邏輯電路的一切能夠的結(jié)果，并把結(jié)果事先寫入RAM。這樣，每輸入一個(gè)信號(hào)進(jìn)展邏輯運(yùn)算就等于輸入一個(gè)地址進(jìn)展查表，找出地址對(duì)應(yīng)的內(nèi)容，然后輸出即可。.一個(gè)4輸入與門的例子給出實(shí)踐電路。給出LUT地實(shí)現(xiàn)方式。經(jīng)過對(duì)比察看結(jié)果。.一個(gè)4輸入與門的例子.一個(gè)4輸入與門的例子.一個(gè)4輸入與門的例子.基于查找

12、表的FPGA的構(gòu)造-1我們看一看Xilinx Spartan-II的內(nèi)部構(gòu)造詳細(xì)見備注Xilinx Spartan-II 芯片內(nèi)部構(gòu)造.基于查找表的FPGA的構(gòu)造-1我們看一看Xilinx Spartan-II的內(nèi)部構(gòu)造詳細(xì)見備注Slices構(gòu)造.基于查找表的FPGA的構(gòu)造-2Altera的FLEX/ACEX等芯片的構(gòu)造詳細(xì)見備注Altera FLEX/ACEX 芯片的內(nèi)部構(gòu)造.基于查找表的FPGA的構(gòu)造-2Altera的FLEX/ACEX等芯片的構(gòu)造詳細(xì)見備注邏輯單元LE內(nèi)部構(gòu)造.查找表構(gòu)造的FPGA邏輯實(shí)現(xiàn)原理-1回想CPLD實(shí)現(xiàn)原理中講述過的例子。.查找表構(gòu)造的FPGA邏輯實(shí)現(xiàn)原理-2A

13、,B,C,D由FPGA芯片的管腳輸入后進(jìn)入可編程連線，然后作為地址線連到到LUT，LUT中曾經(jīng)事先寫入了一切能夠的邏輯結(jié)果，經(jīng)過地址查找到相應(yīng)的數(shù)據(jù)然后輸出，這樣組合邏輯就實(shí)現(xiàn)了。 .查找表構(gòu)造的FPGA邏輯實(shí)現(xiàn)原理-2該電路中D觸發(fā)器是直接利用LUT后面D觸發(fā)器來實(shí)現(xiàn)。時(shí)鐘信號(hào)CLK由I/O腳輸入后進(jìn)入芯片內(nèi)部的時(shí)鐘公用通道，直接銜接到觸發(fā)器的時(shí)鐘端。觸發(fā)器的輸出與I/O腳相連，把結(jié)果輸出到芯片管腳。這樣PLD就完成了上圖所示電路的功能。以上這些步驟都是由軟件自動(dòng)完成的，不需求人為干涉.查找表構(gòu)造的FPGA邏輯實(shí)現(xiàn)原理-3這個(gè)電路是一個(gè)很簡單的例子，只需求一個(gè)LUT加上一個(gè)觸發(fā)器就可以完成。

14、對(duì)于一個(gè)LUT無法完成的的電路，就需求經(jīng)過進(jìn)位邏輯將多個(gè)單元相連，這樣FPGA就可以實(shí)現(xiàn)復(fù)雜的邏輯。.查找表構(gòu)造的FPGA邏輯實(shí)現(xiàn)原理-4由于LUT主要適宜SRAM工藝消費(fèi)，所以目前大部分FPGA都是基于SRAM工藝的，而SRAM工藝的芯片在掉電后信息就會(huì)喪失，一定需求外加一片公用配置芯片，在上電的時(shí)候，由這個(gè)公用配置芯片把數(shù)據(jù)加載到FPGA中，然后FPGA就可以正常任務(wù)，由于配置時(shí)間很短，不會(huì)影響系統(tǒng)正常任務(wù)。.查找表構(gòu)造的FPGA邏輯實(shí)現(xiàn)原理-5也有少數(shù)FPGA采用反熔絲或Flash工藝，對(duì)這種FPGA，就不需求外加公用的配置芯片。.選擇PLD還是FPGA？1根據(jù)上一篇PLD的構(gòu)造和原理可

15、以知道，PLD分解組合邏輯的功能很強(qiáng)，一個(gè)宏單元就可以分解十幾個(gè)甚至2030多個(gè)組合邏輯輸入。而FPGA的一個(gè)LUT只能處置4輸入的組合邏輯，因此，PLD適宜用于設(shè)計(jì)譯碼等復(fù)雜組合邏輯。.選擇PLD還是FPGA？2但FPGA的制造工藝確定了FPGA芯片中包含的LUT和觸發(fā)器的數(shù)量非常多，往往都是幾千上萬，PLD普通只能做到512個(gè)邏輯單元，而且假設(shè)用芯片價(jià)錢除以邏輯單元數(shù)量，F(xiàn)PGA的平均邏輯單元本錢大大低于PLD。 所以假設(shè)設(shè)計(jì)中運(yùn)用到大量觸發(fā)器，例如設(shè)計(jì)一個(gè)復(fù)雜的時(shí)序邏輯，那么運(yùn)用FPGA就是一個(gè)很好選擇。.常用EDA設(shè)計(jì)工具.集成的PLD/FPGA開發(fā)環(huán)境這類軟件都是由PLD/FPGA芯

16、片廠家提供，根本都可以完成一切的設(shè)計(jì)輸入原理圖或HDL)，仿真，綜合，布線，下載等任務(wù)。.Altera公司上一代的PLD開發(fā)軟件，使用者眾多。目前Altera已經(jīng)停止開發(fā)MaxplusII，而轉(zhuǎn)向QuartusII軟件平臺(tái)Altera公司新一代PLD開發(fā)軟件，適合大規(guī)模FPGA的開發(fā).Xilinx公司上一代的PLD開發(fā)軟件，目前Xilinx已經(jīng)停止開發(fā)Foundation，而轉(zhuǎn)向ISE軟件平臺(tái)Xilinx公司目前的FPGA/PLD開發(fā)軟件.ispDesignEXPERTLattice公司的PLD開發(fā)軟件,目前最新軟件改名為：ispLEVERLattice公司的PLD開發(fā)軟件.設(shè)計(jì)輸入工具文本這

17、類軟件主要是協(xié)助用戶完成HDL文本的編輯和輸入任務(wù)，提高輸入效率，并不是必需的，更多人更習(xí)慣運(yùn)用集成開發(fā)軟件或者綜合/仿真工具中自帶的文本編輯器，甚至可以直接運(yùn)用普通文本編輯器。.UltraEDIT-32，一個(gè)使用廣泛的編輯器，內(nèi)置多種語言加亮功能，關(guān)鍵字能用不同色彩標(biāo)出HDL Designer Series，Mentor公司的前端設(shè)計(jì)軟件，包括5個(gè)部分，涉及設(shè)計(jì)管理，分析，輸入等.邏輯綜合軟件這類軟件將把HDL言語翻譯成最根本的與或非門的銜接關(guān)系網(wǎng)表，輸出edf文件，導(dǎo)給PLD/FPGA廠家的軟件進(jìn)展試配和布線。 為了優(yōu)化結(jié)果，在進(jìn)展復(fù)雜HDL設(shè)計(jì)時(shí)，根本上都會(huì)運(yùn)用這些專業(yè)的邏輯綜合軟件，而

18、不運(yùn)用PLD/FPGA廠家的集成開發(fā)軟件中自帶的邏輯綜合功能。.Synplify / Synplify Pro, VHDL/Verilog綜合軟件，口碑相當(dāng)不錯(cuò)。Synplicity公司出品Precision Synthesis，專注于為每一個(gè)程序找到最適合的芯片，從而節(jié)省開支，提高QoR.MAX+PLUS II Advanced SynthsisALtera的一個(gè)免費(fèi)HDL綜合工具，安裝后可以直接運(yùn)用，是MaxplusII的一個(gè)插件，用這個(gè)插件進(jìn)展言語綜合，比直接運(yùn)用MaxplusII綜合的效果好。 .仿真軟件對(duì)設(shè)計(jì)進(jìn)展校驗(yàn)仿真，包括布線以前的功能仿真前仿真和布線以后包含延時(shí)的時(shí)序仿真后仿真，對(duì)于一些復(fù)雜的HDL設(shè)計(jì)能夠需求這些軟件專業(yè)的仿真功能。.ModelSimVHDL/VerilogHDL仿真軟件。Mentor的子公司Model Tech出品Active-HDLVHDL/VerilogHDL/C/C+仿真軟件，人機(jī)界面較好，簡單易用.NC-Verlog/NC-VHDL/NC-SIMCadence公司出品，很好的Verilog/VHDL仿真工具VCS / SciroccoVCS：Synopsys公司的VerilogHDL仿真軟件Seirocco：為VHDL仿真軟件.其他相關(guān)軟件 Mentor公司出品，VHDL/Ver