實驗3多層次結(jié)構(gòu)電路的設(shè)計

1、 實驗三：多層次結(jié)構(gòu)電路的設(shè)計班級：學生姓名：實驗口期：實驗?zāi)康模哼M一步熟悉QuartusII軟件的基本操作，掌握用VerilogHDL進行輸入設(shè)計的基本方法，學會多層次結(jié)構(gòu)電路的設(shè)計以及進行圖文混合設(shè)計的方法。實驗平臺：GW48-CK實驗開發(fā)系統(tǒng)實驗內(nèi)容:1：圖文混合層次化設(shè)計（8位累加器的設(shè)計）2：設(shè)計有時鐘使能的兩位十進制計數(shù)器1：圖文混合層次化設(shè)計（8位累加器的設(shè)計）邏輯功能分析：在每個時鐘上跳沿到來時，対輸入的8位數(shù)據(jù)進行累加，輸出累加和。設(shè)計累加器分為兩個模塊，一個是8位全加器，一個是8位寄存器。全加器負責對不斷輸入的數(shù)據(jù)和進位進行累加，寄存器負貴暫存累加和，并把累加和輸出并反饋到

2、累加器輸入端，以進行卜一次累加。在劃分好模塊后，再把每個模塊的端II和連接關(guān)系設(shè)計好，就可以設(shè)計各個功能模塊。項目名：ldd&bdf圖1內(nèi)部框圖：文件名：add8.bdf、reg8.bdf步驟：建立工程L_add8,再建立2個VerilogHDL文件:add8.v和reg&v8位全加器addS.v代碼moduleadd8(cout,sum,a,b,cin);parametersize=8;outputcout;outputsize-l:0sum;inputcin;inputsize-l:Oa,b;assigncout,sum=a+b+cin;endmodule8位寄存器reg8.v代碼：mod

3、ulereg8(qout4n,clk,clr);inputclkclr;input7:0in;output7:0qout;reg7:0qout;always(posedgeelkorposedgeclr)beginif(clr)qout=0;異步清零elseqout-974378，否74379応74381門否74382ii74385:盤蠶：L-974393=?7gq治Nane:74390743901CLR1CLKA11CLIOL2CLR12CLKA丄2CLK31QA-41QB4QC-41QD|2OA2QB|2QC-42QD-4LIPUALCOyNTER.j廠Repeat-insertrnocf

4、e廠InsertsymbolasbbckILounchMcgdWizardPlugIMegaWizaidPlug-InManager.OKCancel圖3調(diào)出元件743901、設(shè)計電路原理圖，頻率計的核心元件之一是含有時鐘使能及進位擴展輸出的十進制計數(shù)器。為此這里擬用一個雙十進制計數(shù)74390和其它一些輔助元件來完成。電路原理圖應(yīng)該如圖2所示。圖中，74390連接成兩個獨立的十進制計數(shù)器，待測頻率信號elk通過一個與門進入74390的計數(shù)器1的時鐘輸入端1CLKA,與門的另一端由計數(shù)使能信號enb控制：當enb=1時允許計數(shù)；enb=0時禁止計數(shù)。計數(shù)器1的4位輸出q、q、ql和q0并成總線表

5、達方式即q3.0,由圖2左下角的OUTPUT輸出端口向外輸出計數(shù)値，同時由一個4輸入與門和兩個反相器構(gòu)成進位信號進入第2個計數(shù)器的時鐘輸入端2CLKA。第2個計數(shù)器的4位計數(shù)輸出是q7、q6、q5和q4,總線輸出信號是q7.4。這兩個計數(shù)器的總的進位信號，即可用丁擴展輸出的進位信號由一個6輸入與門和兩個反相器產(chǎn)生，由cout輸出。ch是計數(shù)器的清零信號。2、計數(shù)器電路實現(xiàn)，在此首先從實現(xiàn)圖2所示的電路的繪制和測試開始，在Symbol對話框中找到74390元件(圖3)。將74390及其它輸入輸出元件在窗口中放置并連接。繪制過程中應(yīng)特別注意圖形設(shè)計規(guī)則中信號標號和總線的表達方式：若將一根細線變成以

6、粗線顯示的總線，可以先將其點擊使其變成紅色，再選Option選項中的LineStyle:若在某線上加信號標號，也應(yīng)該在該線某處點擊使其變成紅色，然后鍵入標號名稱，標有相同標號的線段可視作連接線段，但可不必直接連接。對丁以標號方式進行總線連接可以如圖2那樣。例如一根8位的總線busl(7.O)欲與另3根分別為1、3、4位的連線相接，它們的標號可分別表示為busl(0),busl(3.1),busl(7.4)o2、波形仿真，按照上節(jié)步驟5介紹的流程能夠很容易地得到圖2-24電路的仿真波形(圖4)。由波形圖4可見，圖2電路的功能完全符合原設(shè)計耍求：當elk輸入時鐘信號時，clr信號具有清0功能，當enb為高電平時允許計數(shù)，低電平時禁止計數(shù)；當?shù)?位計數(shù)器計到9的向高4位計數(shù)器進位，另外由于圖4中沒有顯示高4位計數(shù)器計到9,故看不到count的進位信號。Name?:W-cIkclrU0H7H202.0u$4.OusII6.0usI8.OusI10.0usIenb0q|3.0尋q|