如何仿真IP核(建立modelsim仿真庫(kù)完整解析)

1、IP核生成文件：（Xilinx/Altera同）IP核生成器生成ip后有兩個(gè)文件對(duì)我們比較有用，假設(shè)生成了一個(gè)asyn_fifo的核，則asyn_fifo.veo給出了例化該核方式（或者在EditLanguageTemplate-COREGEN中找到verilog/VHDL的例化方式）。asynifo.v是該核的行為模型，主要調(diào)用了xilinx行為模型庫(kù)的模塊，仿真時(shí)該文件也要加入工程。（在ISE中點(diǎn)中該核，在對(duì)應(yīng)的processes窗口中運(yùn)行“ViewVerilogFunctionalMod即可查看該.v文件）。如下圖所示。A-ReadmeFilebosvillpopupinformings

2、omeHiiponanriiiforinationwhilecoreisconectlygenerated:Thel+.v-fileisforvqiitSimulafionandivnfliesisinvoking,whileTheL：:veo占fmxh肉酬也nBtanhstioiiiinvokingmeansaddingfiletoprojectinSiph.Pro.mstantiaiioiimean?caplinesomeoflinesmthisfilemtavoihftupiiKidnleofHDLdesign.QuitDefcieut!1.在ISE集成環(huán)境中仿真IP核IP核應(yīng)該在新建的

3、工程中進(jìn)行仿真與例化；在原工程中可以例化使用，但好像不能直接對(duì)它加testbench后進(jìn)行仿真。如下兩圖所示。NwnbflrofHunibaraf打iuriti國(guó)匚”P(pán)relectrMiv(garorE；Xwartg,caijunpi-oject_lSEXroutciT-SynfWiDXrouteirjynjtfonpl-syn_flfQ_core_tbi-rVlvFileEditVikwProjeEtSaurceProcessWindowH%lp口占GS師&蔚Si闿別黒叵11冋闔2晶阪車a農(nóng)確1elkCclk).si-nitCsiniSinCiiirL),.twre&d衛(wèi)圖1直接在工程中對(duì)i

4、p核加testbench仿真時(shí)出錯(cuò)圖2：新建工程單獨(dú)對(duì)ip核仿真2.在modelsim中仿真ip核在modelsim中編譯庫(kù)（Xiliinx）（1）在$Modeltech_6.0d/Xilinx_lib_tt下新建文件夾Xilinx_lib（$代表安裝盤(pán)符）（2）打開(kāi)Modelsim-File-ChangeDirectory,將路徑指向剛才新建的文件夾Xilinx_lib,這樣X(jué)ilinx編譯的所有庫(kù)都將會(huì)在該文件夾下。（3）編譯Xilinx庫(kù)。在$Xilinx-verilog-src下有三個(gè)庫(kù)simprims,unisims和xilinxcorelib。在modelsim的workpace窗

5、口Library屬性中點(diǎn)右鍵-new-library（或在File菜單下new-libary），輸入庫(kù)名（自定義）如Xilinx_lib_tt，這樣在workpacelibrary屬性下就可看到Xilinx_lib_tt了。（4）modelsim中選中compile，在彈出的對(duì)話框中，library選擇剛才新建的xilinx_lib_tt,查找范圍為xilinx庫(kù)（$Xilinx/verilog/src/），如XilinxCoreLib，選中文件編譯即可。在modelsim中加載已編譯的庫(kù)當(dāng)要在modelsim中仿真帶有ip核的設(shè)計(jì)時(shí)，需要加載對(duì)應(yīng)公司的庫(kù)才能仿真。仿真Xilinx公司ip核時(shí)

6、需要在原工程文件中加入ip核的行為描述文件（.v）。如果工程文件直接包含在xilinxXilinxCoreLiblibrary中，則可直接進(jìn)行仿真。如果工程文件開(kāi)始默認(rèn)包含在worklibrary中，則需要在Simulation-StartSimulation-library中添加已編譯的庫(kù)，如圖示。這樣就可以對(duì)ip核進(jìn)行仿真了。aa.在modelsim中編譯Altera的庫(kù)與Xilinx方法一樣bb.在modelsim中對(duì)ip核進(jìn)行仿真，與xilinx一致；首先需要在modelsim工程中加入設(shè)計(jì)文件，testbench文件以及核的行為描述文件（.v）；其次，自File菜單中更改庫(kù)路徑指向已

7、編譯的altera庫(kù)路徑（否則原先編譯的altera庫(kù)將變?yōu)椴豢捎?，unavailable），這時(shí)原先編譯的庫(kù)將變?yōu)榭捎茫缓笤赟imulation-StartSimulation-library中添加庫(kù)路徑（同Xilinx，圖4,圖附3）。MContans:JACOJMACCLWCMpileu3e5omemdpvev血o匚CUMT掃圍呼前ulJELKL1EM5PJA3_P.vna_kMEM9P_y3.YSetKlMEM5P_V5_0.v2ogj心23MndelSimEPIUS6,GdB-|;Xi(njc_lbJtTleJEdr：慢貿(mào)F&tmat庠;郛ubte：AeMTaolsWindowHe

8、lpWoikspace圖3：編譯xilinx庫(kù)4kr-EjE-jJH陋血制RSIMPFfMS_VER制HUNl$lhh,VEF：回-愿X1UNXCQRELIBJVER_E1LKMMDP_V3_二jalmosl_rgLv4:dmsl_amply_vj念嘰晡上-Tat_b_c_noKLv4-嗣_“_阻讓_訓(xùn)一沁屯h_wljaid_a_nafc_fd_?4j-:and_f4JASYWC_FIFO_V5_0jAGMC_Fim_V5_1|hcaunt_ip_aniL_j血?jiǎng)e卩0胡14-亂加EMDPrJ-:&LKMeMOP_V3_2-1BLKMEMOP_V4_0-BLKMEMLP_V5_0?JX1Dsfa

9、dtQplions.EditSoucecompilesourceFfl2.vK*VFFr3_V3_0.v學(xué)FFHQE4_yE_l.嚴(yán)Lbraiy|iSnlb_tl査我范圉XilirpdCrgLit2SYMC.FCFOJmMO.v2asvncj=fojsj.vSaSVNCjFIF0_V5_1.Y2hJPreferences-lntegratedTools可以設(shè)置常用的第三方仿真，綜合工具。圖附A1:ISE中調(diào)用modelsimb.直接在ISE中編譯庫(kù)除了可以用前面介紹的方法自己編譯ISE的庫(kù)外，還可以在ISE環(huán)境下自動(dòng)編譯庫(kù)，編譯完成之后將會(huì)自動(dòng)嵌入到modelsim的libarary中去，非常

10、方便。編譯之前，首先把modelsim的屬性文件modelsim.ini（$Modeltech_6.0d/modelsim.ini）的只讀屬性去掉，否則每次都要重新編譯。然后在ISE環(huán)境下新建一個(gè)工程，選中芯片型號(hào)，在出現(xiàn)的process窗口中可以看到DesinEntryUtilities，展開(kāi)它可以看到CompileHDLSimulationLibraries，雙擊它即可自動(dòng)編譯ISE的庫(kù)（要確保Process屬性窗口中TargetSimulator正確設(shè)置為ModelsimSE,如圖附2）；編譯好的庫(kù)放在$Xilinx/Verilog/mti_se/下（在modelsim中仿真ip核需添加

11、庫(kù)時(shí)指向該路徑即可，如圖附3）。CompileXiliiutCcFrLib(CeregeiL)SimiLatioii*rModelSimSE$JIEUn/CLanguaeey5LS尹BL織OutputDire亡lorjrSimulatorFath也UM!咖匕風(fēng)肌刪J岬lUtf鈿EUMIfl昭甌TOifeEit=iewPpjKtSource(processYvindj也u：口ProcessPropertiesfrotssaitfwScores.tShlOfB-EtSSeSourcesin.ProjciL:0rwritCMpiladLibrarian：-匠CompilaUNISIM(fiwSioi

12、urca-冋d-j-_.3C#沁3n1ODD-4l2SBj団tE.ti.ibj.if(ti_tb.v)爭(zhēng)ip_ttEip.tI.kcojI1JhJto血IeiViewESniapghirtHiew野l(fā)ibrary”誼叩|SifiultionLfcbryCompilerPropertiesCwipilKBLSimalatioKLibraries_._VifrwCompilationL:；.ReenearaeAllCo-rHSE-HBLCpitvrtflr|瓏毘取消DefaultTirgctSimiLLb-tor圖附2：ISE中編譯庫(kù)Objects；SearchLibraries|丄S&achLi

13、trarisEFirst|LF)dPaILibraries1SDFther回4f耳11_1皿EDAToolSettings-.如圖附3所示，在EDAToolSettings”下拉框中選擇Simulation窗口，設(shè)置Toolname（如Modelsim（verilog），并選中下面的Runthistoolautomaticallyaftercompliation”。這樣每次Quartus綜合完之后將會(huì)自動(dòng)調(diào)用modelsim仿真了。同時(shí)要注意，在MoreSetting”中command/macrofile應(yīng)選為None”，否則當(dāng)你使用別的testbench時(shí)，調(diào)用將會(huì)出錯(cuò)。bb.在Quartus中自動(dòng)編譯庫(kù)：尚未發(fā)現(xiàn)有此方法，暫時(shí)只能由用戶自己編譯。附B：Xilinx/Altera庫(kù)文件與Xilinx相關(guān)的庫(kù)有三個(gè)：（編譯路徑:$Xilinx/Verilog/src/（XilinxCoreLib,unisims,simprims），編譯時(shí)