序列檢測器設(shè)計

1、基于FPGA的簡要通信模塊(m kui)設(shè)計數(shù)字(shz)系統(tǒng)設(shè)計實例三懷化學(xué)院物理與信息工程系指導(dǎo)老師：楊會平共十九頁設(shè)計流程(lichng)框圖懷化學(xué)院(xuyun)物理與信息工程系共十九頁1-1 設(shè)計(shj)背景及意義 廣泛應(yīng)用于生活、軍事、航空航天等各個領(lǐng)域（密碼鎖、數(shù)據(jù)通信、雷達(dá)、遙感、航天控制等）。中小規(guī)模的數(shù)字集成電路構(gòu)成的傳統(tǒng)序列檢測器電路往往存在電路設(shè)計復(fù)雜、體積大、抗干擾能力差以及設(shè)計困難(kn nn)、設(shè)計周期長等缺點 。懷化學(xué)院物理與信息工程系共十九頁1-2 設(shè)計(shj)背景及意義 可編程邏輯器件（FPGA、CPLD）具有集成度高、工作速度快、可靠性高、調(diào)試方便等特

2、點，而且設(shè)計電路簡單、體積小。利用VHDL硬件設(shè)計語言和模塊化思想實現(xiàn)的序列檢測器，其通用性和廣泛性顯著提高，可以節(jié)省大量的人力、物力、有效的縮短設(shè)計時間。目前，在工程應(yīng)用中已經(jīng)(y jing)取得了顯著的效果。 化學(xué)院物理與信息工懷程系共十九頁數(shù)字序列通信(tng xn)應(yīng)用前景1、物聯(lián)網(wǎng)(lin wn)的身份驗證系統(tǒng)2、智能門禁系統(tǒng)3、通信基站的應(yīng)答機(jī)制基于硬件系統(tǒng)4、物理簽名系統(tǒng)懷化學(xué)院物理與信息工程系共十九頁 序列(xli)檢測器設(shè)計序列(xli)檢測器狀態(tài)圖S4S5S3S2S1S0任意序列檢測start101010110101right懷化學(xué)院物理與信息工程系共十九頁2 -1序列(x

3、li)發(fā)生器VHDL程序 architecture one of fsq is signal Q:std_logic_vector(0 to 2 ); begin process(cp) begin if (cpevent and cp =1) then if Q=111 then Q=000; else Q=Q+1; end if; end if; end process; with Q select y=D(0) when 000, D(1) when 001, D(2) when 010, D(3) when 011, D(4) when 100, D(5) when 101, D(6)

4、 when 110, D(7) when 111, null when others; end one; 共十九頁2-2 序列(xli)檢測器VHDL程序 architecture behv of Comucation_test is signal Q: integer range 0 to 8;beginprocess(CLK,CLR,D1) -同步復(fù)位(f wi)進(jìn)程 begin if CLR=1 then Q if DIN = D1(7) then Q=1;else Q if DIN = D1(6) then Q=2;else Q if DIN = D1(5) then Q=3;else

5、 Q if DIN = D1(4) then Q=4;else Q if DIN = D1(3) then Q=5;else Q if DIN = D1(2) then Q=6;else Q if DIN = D1(1) then Q=7;else Q if DIN = D1(0) then Q=8;else Q Q=0; end case; end if; end process; process(Q) begin if Q=8 then A=0000; else A=1111; end if;end process;end behv;共十九頁模塊通信綜合(zngh)VHDL程序 libra

6、ry ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity zonghe is port( d_1 ，d_2: in std_logic_vector(7 downto 0); clk ， clr : in std_logic; a: out std_logic_vector(3 downto 0);end zonghe ;architecture one of zonghe is component fsq isport(D:in std_logic_vector(0 to 7); cp:in std_

7、logic; Y:out std_logic);end component fsq;component test1 is port (DIN,CLR,CLK: in std_logic; D1: in std_logic_vector(7 downto 0); A:out std_logic_vector(3 downto 0); end component test1 ;signal y :std_logic;begin u1:fsq port map(D1,clk,y);u2:test1 port map(y,clr,clk,D2,a);end one;共十九頁3-1 序列發(fā)生器設(shè)計(sh

8、j)RLT視圖共十九頁4 數(shù)據(jù)通信模塊(m kui)RTL示圖共十九頁2-1 序列(xli)檢測器仿真圖共十九頁2-2 序列(xli)檢測器仿真圖共十九頁4 設(shè)計(shj)問題闡述1、本設(shè)計實現(xiàn)一個什么樣的功能？ 序列產(chǎn)生器和序列發(fā)生器的通信電路設(shè)計2、數(shù)字編碼數(shù)據(jù)如何(rh)串行輸出，串行檢測？ 兩個模塊的時鐘做到同步，設(shè)計統(tǒng)一的跳變觸發(fā)3、懷化學(xué)院物理與信息工程系共十九頁Thank You!共十九頁物聯(lián)網(wǎng)(lin wn)的身份驗證系統(tǒng)指紋識別技術(shù)(jsh)人臉識別技術(shù)back共十九頁智能(zh nn)門禁系統(tǒng)back共十九頁智能(zh nn)基站應(yīng)答back共十九頁內(nèi)容摘要基于FPGA的簡要通信模塊設(shè)計。architecture one of fsq is。if (cpevent and cp =1) then。architecture behv of Comucation_test is。signal Q: integer range 0 to 8