等精度頻率計(jì)設(shè)計(jì)

1、等精度頻率計(jì)設(shè)計(jì)EDA技術(shù)實(shí)用教程 等精度頻率計(jì)設(shè)計(jì) 在此完成的設(shè)計(jì)項(xiàng)目可達(dá)到的指標(biāo)為： (1) 頻率測(cè)試功能：測(cè)頻范圍0.1Hz100MHz。測(cè)頻精度：測(cè)頻全域相對(duì)誤差恒為百萬(wàn)分之一。(2) 脈寬測(cè)試功能：測(cè)試范圍0.1s1s，測(cè)試精度0.01s。(3) 占空比測(cè)試功能：測(cè)試精度199。 (4) 相位測(cè)試功能(附加功能)。 1.1 主系統(tǒng)組成圖12-1 頻率計(jì)主系統(tǒng)電路組成1.2 測(cè)頻原理圖12-2 等精度頻率計(jì)主控結(jié)構(gòu) 設(shè)在一次預(yù)置門時(shí)間Tpr中對(duì)被測(cè)信號(hào)計(jì)數(shù)值為Nx，對(duì)標(biāo)準(zhǔn)頻率信號(hào)的計(jì)數(shù)值為Ns，則下式成立：12-1不難得到測(cè)得的頻率為：12-2圖12-3 頻率計(jì)測(cè)控時(shí)序1.2 測(cè)頻原理

2、 占空比 = 12-3 等精度頻率計(jì)設(shè)計(jì) 1.3 FPGA/CPLD開發(fā)的VHDL設(shè)計(jì)【例12-1】LIBRARY IEEE; -等精度頻率計(jì)FPGA設(shè)計(jì)部分USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY etester IS PORT (BCLK : IN STD_LOGIC; -標(biāo)準(zhǔn)頻率時(shí)鐘信號(hào)clock2，50MHZ TCLK : IN STD_LOGIC; -待測(cè)頻率時(shí)鐘信號(hào) CLR : IN STD_LOGIC; -清零和初始化信號(hào)CL : IN STD_LOGIC; -當(dāng)SPUL為高電平時(shí)，CL為

3、預(yù)置門控信號(hào)，用于測(cè)頻計(jì)數(shù)-時(shí)間控制當(dāng)SPUL為低電平時(shí)，CL為測(cè)脈寬控制信號(hào)，-CL高電平時(shí)測(cè)高電平脈寬而當(dāng)CL為低電平時(shí)，測(cè)低電平脈寬。 SPUL : IN STD_LOGIC; -測(cè)頻或測(cè)脈寬控制 START : OUT STD_LOGIC;-起始計(jì)數(shù)標(biāo)志信號(hào) EEND : OUT STD_LOGIC; -由低電平變到高電平時(shí)指示脈寬計(jì)數(shù)結(jié)束， SEL : IN STD_LOGIC_VECTOR(2 DOWNTO 0); -數(shù)據(jù)讀出選同控制 DATA : OUT STD_LOGIC_VECTOR(7 DOWNTO 0); -8位數(shù)據(jù)讀出END etester;ARCHITECTURE b

4、ehav OF etester ISSIGNAL BZQ : STD_LOGIC_VECTOR(31 DOWNTO 0); -標(biāo)準(zhǔn)計(jì)數(shù)器SIGNAL TSQ : STD_LOGIC_VECTOR(31 DOWNTO 0); -測(cè)頻計(jì)數(shù)器SIGNAL ENA : STD_LOGIC; -計(jì)數(shù)使能SIGNAL MA, CLK1, CLK2, CLK3 : STD_LOGIC;SIGNAL Q1, Q2, Q3， BENA, PUL : STD_LOGIC;SIGNAL SS : STD_LOGIC_VECTOR(1 DOWNTO 0);接下頁(yè)BEGINSTART = ENA ;DATA = BZQ

5、(7 DOWNTO 0) WHEN SEL=000 ELSE - 標(biāo)準(zhǔn)頻率計(jì)數(shù)低8位輸出 BZQ(15 DOWNTO 8) WHEN SEL=001 ELSE BZQ(23 DOWNTO 16) WHEN SEL=010 ELSE BZQ(31 DOWNTO 24) WHEN SEL=011 ELSE - 標(biāo)準(zhǔn)頻率計(jì)數(shù)最高8位輸出 TSQ(7 DOWNTO 0) WHEN SEL=100 ELSE -待測(cè)頻率計(jì)數(shù)值最低8位輸出 TSQ(15 DOWNTO 8) WHEN SEL=101 ELSE TSQ(23 DOWNTO 16) WHEN SEL=110 ELSE TSQ(31 DOWNTO

6、 24) WHEN SEL=111 ELSE -待測(cè)頻率計(jì)數(shù)值最高8位輸出 TSQ(31 DOWNTO 24) ;BZH : PROCESS(BCLK, CLR) -標(biāo)準(zhǔn)頻率測(cè)試計(jì)數(shù)器，標(biāo)準(zhǔn)計(jì)數(shù)器 BEGIN IF CLR = 1 THEN BZQ 0 ) ; ELSIF BCLKEVENT AND BCLK = 1 THEN IF BENA = 1 THEN BZQ = BZQ + 1; END IF; END IF; END PROCESS;TF : PROCESS(TCLK, CLR, ENA) -待測(cè)頻率計(jì)數(shù)器，測(cè)頻計(jì)數(shù)器 BEGIN IF CLR = 1 THEN TSQ 0 );

7、ELSIF TCLKEVENT AND TCLK = 1 THEN IF ENA = 1 THEN TSQ = TSQ + 1; END IF; END IF;接下頁(yè)END PROCESS;PROCESS(TCLK,CLR) BEGIN IF CLR = 1 THEN ENA = 0 ; ELSIF TCLKEVENT AND TCLK=1 THEN ENA = CL ; END IF;END PROCESS; MA=(TCLK AND CL) OR NOT(TCLK OR CL) ; -測(cè)脈寬邏輯 CLK1=NOT MA ; CLK2=MA AND Q1 ; CLK3=NOT CLK2; S

8、S=Q2 & Q3 ; DD1: PROCESS(CLK1,CLR) BEGIN IF CLR = 1 THEN Q1 = 0 ; ELSIF CLK1EVENT AND CLK1 = 1 THEN Q1 = 1 ; END IF; END PROCESS;DD2: PROCESS(CLK2,CLR) BEGIN IF CLR = 1 THEN Q2 = 0 ; ELSIF CLK2EVENT AND CLK2 = 1 THEN Q2 = 1 ; END IF; END PROCESS;DD3: PROCESS(CLK3,CLR) BEGIN IF CLR = 1 THEN Q3 = 0 ;

9、ELSIF CLK3EVENT AND CLK3 = 1 THEN Q3 = 1 ; END IF; END PROCESS;接下頁(yè)P(yáng)UL=1 WHEN SS=10 ELSE -當(dāng)SS=“10”時(shí)，PUL高電平，允許標(biāo)準(zhǔn)計(jì)數(shù)器計(jì)數(shù)， 0 ; -禁止計(jì)數(shù)EEND=1 WHEN SS=11 ELSE -EEND為低電平時(shí)，表示正在計(jì)數(shù)，由低電平變到高電平 0 ; -時(shí)，表示計(jì)數(shù)結(jié)束，可以從標(biāo)準(zhǔn)計(jì)數(shù)器中讀數(shù)據(jù)了BENA=ENA WHEN SPUL=1 ELSE-標(biāo)準(zhǔn)計(jì)數(shù)器時(shí)鐘使能控制信號(hào)，當(dāng)SPUL為1時(shí)，測(cè)頻率 PUL WHEN SPUL=0 ELSE-當(dāng)SPUL為0時(shí)，測(cè)脈寬和占空比 PUL ;END behav;圖12-4 例12-1的RTL圖 圖12-5 等精度頻率計(jì)測(cè)頻時(shí)序圖 1.3 FPGA/CPLD開發(fā)的VHDL設(shè)計(jì)圖12-6 等精度頻率計(jì)測(cè)脈寬時(shí)序圖 1.3 FPGA/CPLD開發(fā)的VHDL設(shè)計(jì) 等精度頻率計(jì)設(shè)計(jì) 1.4 測(cè)試