三輸入或非門版圖

1、三輸入或非門版圖設(shè)計目 錄TOC o 1-3 h u HYPERLINK l _Toc24887 1.緒 論 PAGEREF _Toc24887 1 HYPERLINK l _Toc22861 1.1版圖設(shè)計基礎(chǔ)知識 PAGEREF _Toc22861 1 HYPERLINK l _Toc30279 版圖設(shè)計方法 PAGEREF _Toc30279 1 HYPERLINK l _Toc30279 1.3 設(shè)計目標(biāo)2 HYPERLINK l _Toc4569 2.三輸入或非門電路3 HYPERLINK l _Toc8469 三輸入或非門電路結(jié)構(gòu)3 HYPERLINK l _Toc24892 三輸

2、入或非門電路電路仿真4 HYPERLINK l _Toc23585 三輸入或非門電路的版圖繪制5 HYPERLINK l _Toc27282 三輸入或非門電路的版圖電路仿真6 HYPERLINK l _Toc28239 LVS檢查匹配7 HYPERLINK l _Toc4252 總 結(jié)8 HYPERLINK l _Toc12571 參考文獻(xiàn)9 HYPERLINK l _Toc18844 附錄一：原理圖網(wǎng)表10 HYPERLINK l _Toc8594 附錄二：版圖網(wǎng)表 PAGEREF _Toc8594 111 緒論1.1 版圖設(shè)計基礎(chǔ)知識集成電路從60年代開始，經(jīng)歷了小規(guī)模集成,中規(guī)模集成，大

3、規(guī)模集成，到目前的超大規(guī)模集成。單個芯片上已經(jīng)可以制作含幾百萬個晶體管的一個完整的數(shù)字系統(tǒng)或數(shù)?；旌系碾娮酉到y(tǒng)。在整個設(shè)計過程中，版圖（layout）設(shè)計或者稱作物理設(shè)計（physical design）是其中重要的一環(huán)。他是把每個原件的電路表示轉(zhuǎn)換成集合表示，同時，元件間連接的線網(wǎng)也被轉(zhuǎn)換成幾何連線圖形1。對于復(fù)雜的版圖設(shè)計，一般把版圖設(shè)計分成若干個子步驟進(jìn)行： 劃分 為了將處理問題的規(guī)?？s小，通常把整個電路劃分成若干個模塊。 版圖 規(guī)劃和布局是為了每個模塊和整個芯片選擇一個好的布圖方案。 布線 完成模塊間的互連，并進(jìn)一步優(yōu)化布線結(jié)果。 壓縮 是布線完成后的優(yōu)化處理過程，他試圖進(jìn)一步減小芯片

4、的面積。1.2 版圖設(shè)計方法可以從不同角度對版圖設(shè)計方法進(jìn)行分類。如果按設(shè)計自動化程度來分，可將版圖設(shè)計方法分成手工設(shè)計和自動設(shè)計2大類。如果按照對布局布線位置的限制和布局模塊的限制來分，則可把設(shè)計方法分成全定制（fullcustom）和半定制(semicustom)2大類。而對于全定制設(shè)計模式，目前有3種CAD工具服務(wù)于他：幾何圖形的交互圖形編輯、符號法和積木塊自動布圖。對于兩極運算放大器版圖設(shè)計的例子，采用的是Tanner公司的LEdit軟件2。這是一種廣泛使用在微機上的交互圖形編輯器。設(shè)計者將手工設(shè)計好的版圖草圖用一個交互圖形編輯器輸入計算機并進(jìn)行編輯。因而此方法也被分類成手工設(shè)計方法。

5、因為手工設(shè)計方法不可避免的會產(chǎn)生誤會，因此，必須在版圖編輯后進(jìn)行版圖驗證。版圖驗證包括設(shè)計規(guī)則檢查DRC (a design rule checker)、電學(xué)規(guī)則檢查ERC(a electrics rule checker)、版圖參數(shù)提取LPE(layout parameter extraction)、版圖和原理圖對照檢查LVS(layout vs schematic)。當(dāng)然這些驗證LEdit就可以完成。1.3 設(shè)計目標(biāo)1.用tanner軟件中的原理圖編輯器S-Edit編輯帶復(fù)位端的D觸發(fā)器電路原理圖。2.用tanner軟件中的TSpice對帶復(fù)位端的D觸發(fā)器電路進(jìn)行仿真并觀察波形。3.用ta

6、nner軟件中的L-Edit繪制帶復(fù)位端的D觸發(fā)器版圖，并進(jìn)行DRC驗證。4.用tanner軟件中的TSpice對帶復(fù)位端的D觸發(fā)器的版圖電路進(jìn)行仿真并觀察波形。5.用tanner軟件中的layout-Edit對帶復(fù)位端的D觸發(fā)器進(jìn)行LVS檢驗觀察原理圖與版圖的匹配程度。2 三輸入或非門電路 三輸入或非門電路結(jié)構(gòu)用CMOS實現(xiàn)反相器電路，PMOS和NMOS管進(jìn)行全互補連接方式，柵極相連作為輸入，電路上面是三個PMOS串聯(lián)，電路下面是三個NMOS并聯(lián)，PMOS的漏極與下面NMOS的漏極相連作為輸出，POMS管的源極和襯底相連接高電平，NMOS管的源極與襯底相連接低電平；原理圖如圖2.1所示。圖2

7、.1 或非門電路的原理圖2.2 三輸入或非門電路仿真使用TSpice對原理圖進(jìn)行仿真。首先，生成電路網(wǎng)表，如圖2.2.1。2.帶復(fù)位端的D觸發(fā)器圖2.2.1 生成原理圖電路網(wǎng)表給或非門電路的輸入端加入周期不同的脈沖。仿真中高電平為Vdd=5V，低電平為Gnd，并添加輸入輸出延遲時間。進(jìn)行仿真，輸出波形。波形圖如下圖.2。圖2.2.2 三輸入或非門電路輸入輸出波形圖2.3 三輸入或非門電路的版圖繪制用L-Edit版圖繪制軟件對三輸入或非門電路進(jìn)行版圖繪制，版圖結(jié)果如圖。圖2.2.2 三輸入或非門電路版圖進(jìn)行DRC檢測，檢測是否滿足設(shè)計規(guī)則。如圖2.3.2。圖2.3 DRC驗證過程及結(jié)果 三輸入或

8、非門電路的版圖電路仿真同原理圖仿真相同，首先生成電路網(wǎng)表。如圖2.4.1。圖2.4.1 生成版圖電路網(wǎng)表添加激勵、電源和地，同時觀察輸入輸出波形，波形如圖2.4.2。帶復(fù)位端的D觸發(fā)器的版圖電路仿真 圖2.4.2 三輸入或非門電路版圖輸入輸出波形圖三輸入或非門電路的版圖仿真波形與原理圖的仿真波形，基本一致，并且符合輸入輸出的邏輯關(guān)系，電路的邏輯設(shè)計正確無誤。2.5 LVS檢查匹配 三輸入或非門電路進(jìn)行LVS檢查驗證，首先添加輸入輸出文件，選擇要查看的輸出，觀察輸出結(jié)果檢查三輸入或非門電路原理圖與版圖的匹配程度。首先導(dǎo)入網(wǎng)表，如下圖圖2.5.1。圖2.5.1 導(dǎo)入網(wǎng)表輸出結(jié)果如圖2.5.2。圖

9、電路LVS檢查匹配圖網(wǎng)表匹配，設(shè)計無誤?？?結(jié)本次版圖設(shè)計課程讓我受益匪淺，首先我對于三輸入或非門電路的工作原理有進(jìn)一步理解。同時基于TSPC原理的三輸入或非門版圖設(shè)計中，對于設(shè)計規(guī)則更加熟悉，對于設(shè)計版圖的一些技巧以及快捷鍵使用更加熟練。在DRC驗證中，進(jìn)一步加深熟悉設(shè)計規(guī)則中應(yīng)該注意到的一些地方。通過幾次修改與DRC驗證，除了面積百分比無法達(dá)到規(guī)則，其他要求均達(dá)到。在這次最大的收獲還是提高自己的動手能力，完全有自己完成電路圖到版圖的設(shè)計以及最后的驗證，熟悉整了個操作過程。因此本次課程設(shè)計對于提高自身在版圖設(shè)計方面能力起到重要的作用。參考文獻(xiàn)1石春琦，吳金，常昌遠(yuǎn)，等.LVS版圖驗證方法的研

10、究J.電子器件，2002，25（2）：1652孫潤.Tanner集成電路設(shè)計教程M.北京：北京希望電子出版社,2001現(xiàn)代電子技術(shù)附錄一：原理圖網(wǎng)表* Written on Jul 5, 2013 at 12:00:14* Waveform probing be.options probefilename=+.dat+ probesdbfile=C:UsersdellDesktop+.sdb+ probetopmodule=Module0* Main circuit: Module0M1 Y A Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u

11、 AS=66p PS=24u M2 Y B Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M3 Y C Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M4 Y C N7 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM5 N7 B N5 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM6 N5 A Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p

12、 PS=24u* End of main circuit: Module0附錄二：版圖網(wǎng)表* Circuit Extracted by Tanner Researchs L-Edit Version 9.00 / Extract Version 9.00 ;* TDB File: C:UsersdellDesktop+.tdb* Cell: Cell0* Extract Date and Time: 07/05/2013 - 09:03.include E:2013tannerTSpice70modelsml2_125.mdva A Gnd PULSE (0 5 50n 5n 5n 50n 1

13、00n)va B Gnd PULSE (0 5 50n 5n 5n 100n 200n)va C Gnd PULSE (0 5 50n 5n 5n 50n 150n).tran/op 1n 400n method=bdf.print tran v(A) v(B) v(C) v(Y)* * * * * * * * * * * * * * * * * * * NODE NAME ALIASES* 1 = Gnd (10.5,4)* 2 = Vdd (47,54)* 3 = Y (46.5,29)* 4 = A (26,10.5)* 5 = B (34,10.5)* 7 = C (42.5,10.5

14、)M1 Y C 8 Vdd PMOS L=2u W=7u * M1 DRAIN GATE SOURCE BULK (41 35.5 43 42.5) M2 8 B 6 Vdd PMOS L=2u W=7u * M2 DRAIN GATE SOURCE BULK (33 35.5 35 42.5) M3 6 A Vdd Vdd PMOS L=2u W=7u * M3 DRAIN GATE SOURCE BULK (25 35.5 27 42.5) M4 Gnd C Y Gnd NMOS L=2u W=7u * M4 DRAIN GATE SOURCE BULK (41 11.5 43 18.5) M5 Y B Gnd Gnd NMOS L=2u W=7u * M5 DRAIN GATE SOURCE BULK (33 11.5