數(shù)字鐘實(shí)訓(xùn)報(bào)告具有8點(diǎn)報(bào)時(shí),按鍵調(diào)時(shí)功能

1、-. z.- - - .可修編 .*電子科技大學(xué)職業(yè)技術(shù)學(xué)院FPGA應(yīng)用實(shí)訓(xùn)報(bào)告數(shù)字鐘學(xué)院系： 電子信息工程系 專(zhuān) 業(yè)： 電子信息工程技術(shù)學(xué) 號(hào)： 1212220217 學(xué)生*：李建軍 指導(dǎo)教師：葉俊明 -. z.目 錄TOC o 1-3 h u HYPERLINK l _Toc2134摘 要 PAGEREF _Toc2134 2 HYPERLINK l _Toc15940 1 緒論 PAGEREF _Toc15940 3 HYPERLINK l _Toc109 2 課題背景 PAGEREF _Toc109 4 HYPERLINK l _Toc28745 2.1設(shè)計(jì)任務(wù)與要求 PAGEREF

2、_Toc28745 4 HYPERLINK l _Toc13077 2.2 設(shè)計(jì)目的 PAGEREF _Toc13077 4 HYPERLINK l _Toc4800 2.3總體設(shè)計(jì)方案 PAGEREF _Toc4800 4 HYPERLINK l _Toc27191 3 程序方案論證 PAGEREF _Toc27191 5 HYPERLINK l _Toc3290 3.1分頻方案論證 PAGEREF _Toc3290 5 HYPERLINK l _Toc17550 分頻模塊方案I PAGEREF _Toc17550 5 HYPERLINK l _Toc11919 分頻模塊方案II PAGER

3、EF _Toc11919 5 HYPERLINK l _Toc11616 3.2計(jì)時(shí)模塊方案論證 PAGEREF _Toc11616 6 HYPERLINK l _Toc27103 計(jì)時(shí)模塊方案I PAGEREF _Toc27103 6 HYPERLINK l _Toc31550 計(jì)時(shí)模塊方案 II PAGEREF _Toc31550 6 HYPERLINK l _Toc23928 3.3方案總結(jié) PAGEREF _Toc23928 7 HYPERLINK l _Toc29432 4 系統(tǒng)軟件設(shè)計(jì) PAGEREF _Toc29432 7 HYPERLINK l _Toc16479 4.1程序流

4、程圖 PAGEREF _Toc16479 7 HYPERLINK l _Toc10021 4.2計(jì)時(shí)模塊 PAGEREF _Toc10021 8 HYPERLINK l _Toc23502 4.3鬧鐘模塊 PAGEREF _Toc23502 8 HYPERLINK l _Toc16661 4.4顯示模塊 PAGEREF _Toc16661 8 HYPERLINK l _Toc3305 5系統(tǒng)硬件設(shè)計(jì) PAGEREF _Toc3305 9 HYPERLINK l _Toc26147 5.1 FPGA的介紹 PAGEREF _Toc26147 9 HYPERLINK l _Toc21823 FPG

5、A概述PAGEREF _Toc21823 9 HYPERLINK l _Toc17601 5.1.2 FPGA根本構(gòu)造 PAGEREF _Toc17601 9 HYPERLINK l _Toc30768 5.2原理框圖 PAGEREF _Toc30768 11 HYPERLINK l _Toc28337 6調(diào)試 PAGEREF _Toc28337 12 HYPERLINK l _Toc21683 6.1調(diào)時(shí)程序調(diào)試 PAGEREF _Toc21683 12 HYPERLINK l _Toc4685 6.2鬧鐘程序調(diào)試 PAGEREF _Toc4685 12 HYPERLINK l _Toc26

6、125 總 結(jié) PAGEREF _Toc26125 13 HYPERLINK l _Toc29391 致 謝 PAGEREF _Toc29391 14 HYPERLINK l _Toc27510 參考文獻(xiàn) PAGEREF _Toc27510 15 HYPERLINK l _Toc16361 附 錄 PAGEREF _Toc16361 16摘 要數(shù)字鐘是由振蕩器、分頻器、計(jì)數(shù)器、譯碼器、數(shù)碼顯示器等幾局部組成。振蕩電路：主要用來(lái)產(chǎn)生時(shí)間標(biāo)準(zhǔn)信號(hào)，因?yàn)闀r(shí)鐘的精度主要取決于時(shí)間標(biāo)準(zhǔn)信號(hào)的頻率及穩(wěn)定度，所以采用石英晶體振蕩器。 分頻器：因?yàn)檎袷幤鳟a(chǎn)生的標(biāo)準(zhǔn)信號(hào)頻率很高，要是要得到秒信號(hào)，需一定級(jí)數(shù)的分

7、頻器進(jìn)展分頻。計(jì)數(shù)器：有了秒信號(hào)，則可以根據(jù)60秒為1分，24小時(shí)為1天的制，分別設(shè)定時(shí)、分、秒的計(jì)數(shù)器，分別為 60進(jìn)制，60進(jìn)制,24進(jìn)制計(jì)數(shù)器，并輸出一分，一小時(shí)，一天的進(jìn)位信號(hào)。譯碼顯示：將時(shí)分秒顯示出來(lái)。將計(jì)數(shù)器輸入狀態(tài)，輸入到譯碼器，產(chǎn)生驅(qū)動(dòng)數(shù)碼顯示器信號(hào)，呈現(xiàn)出對(duì)應(yīng)的進(jìn)位數(shù)字字型。 由于計(jì)數(shù)的起始時(shí)間不可能與標(biāo)準(zhǔn)時(shí)間如時(shí)間一致，故需要在電路上加一個(gè)校時(shí)電路可以對(duì)分和時(shí)進(jìn)展校時(shí)。另外，計(jì)時(shí)過(guò)程要具有報(bào)時(shí)功能，當(dāng)時(shí)間到達(dá)整點(diǎn)時(shí)開(kāi)場(chǎng)響，蜂鳴器不停地響1分鐘后不響。關(guān)鍵詞：數(shù)字鐘，振蕩，計(jì)數(shù)，校正，報(bào)時(shí)1 緒論數(shù)字鐘是采用數(shù)字電路實(shí)現(xiàn)對(duì)時(shí)、分、秒，數(shù)字顯示的計(jì)時(shí)裝置，廣泛用于個(gè)人家庭，車(chē)

8、站，碼頭、辦公室等公共場(chǎng)所，成為人們?nèi)粘Ｉ钪胁豢缮俚谋匦杵罚捎跀?shù)字集成電路的開(kāi)展和石英振蕩器的廣泛應(yīng)用，使得數(shù)字鐘的精度遠(yuǎn)遠(yuǎn)超過(guò)老式鐘表，鐘表的數(shù)字化給人們生產(chǎn)生活帶來(lái)了極大地方便，而且大大地?cái)U(kuò)展了鐘表原先的報(bào)時(shí)功能。諸如定時(shí)自動(dòng)報(bào)警、校時(shí)自動(dòng)打鈴、時(shí)間程序自動(dòng)控制、定是播送、自動(dòng)啟閉路燈、定時(shí)開(kāi)關(guān)烘箱、通斷動(dòng)力設(shè)備，甚至各種定時(shí)電氣的自動(dòng)啟用等，所有這些，都是以鐘表數(shù)字化為根底的。因此，研究數(shù)字鐘及擴(kuò)大其應(yīng)用有著非?，F(xiàn)實(shí)的意義。伴隨著集成電路技術(shù)的開(kāi)展, 電子設(shè)計(jì)自動(dòng)化(EDA)技術(shù)逐漸成為數(shù)字電路設(shè)計(jì)的重要手段?；贔PGA的EDA技術(shù)的開(kāi)展和應(yīng)用領(lǐng)域的擴(kuò)大與深入，使得EDA技術(shù)在電子

9、信息，通信，自動(dòng)控制，計(jì)算機(jī)等領(lǐng)域的重要性日益突出。本設(shè)計(jì)給出了一種基于FPGA的多功能數(shù)字鐘方法，測(cè)試結(jié)果說(shuō)明本設(shè)計(jì)實(shí)現(xiàn)了一個(gè)多功能的數(shù)字鐘功能，具有時(shí)、分、秒計(jì)時(shí)顯示功能，以24小時(shí)循環(huán)計(jì)時(shí)；具有校正小時(shí)和分鐘的功能；以及清零，整點(diǎn)報(bào)時(shí)功能。2 課題背景數(shù)字化的鐘表給人們帶來(lái)了極大的方便。近些年，隨著科技的開(kāi)展和社會(huì)的進(jìn)步，人們對(duì)數(shù)字鐘的要求也越來(lái)越高，傳統(tǒng)的時(shí)鐘已不能滿足人們的需求。多功能數(shù)字鐘不管在性能還是在樣式上都發(fā)生了質(zhì)的變化，有電子鬧鐘、數(shù)字鬧鐘等等。利用EDA技術(shù)進(jìn)展電子系統(tǒng)的設(shè)計(jì)具有以下幾個(gè)特點(diǎn):采用自頂向下的設(shè)計(jì)方法;用軟件的形式設(shè)計(jì)硬件;用軟件的方式設(shè)計(jì)過(guò)程中可用相關(guān)軟件

10、進(jìn)展仿真;系統(tǒng)可現(xiàn)場(chǎng)編程,在線升級(jí);整個(gè)系統(tǒng)集成在一個(gè)芯片上,體積小,功耗低,可靠性高.因此,EDA技術(shù)是現(xiàn)代電子設(shè)計(jì)的開(kāi)展趨勢(shì).用硬件描述語(yǔ)言結(jié)合FPGA可編程器件可以極大地方便集成電路的設(shè)計(jì)，使其成為集成電路的開(kāi)展趨勢(shì)，也是每一個(gè)電子工程師必須掌握的技術(shù)，故基于FPGA(現(xiàn)場(chǎng)可編程門(mén)陣列)的設(shè)計(jì)型實(shí)驗(yàn)成為高校電類(lèi)專(zhuān)業(yè)學(xué)生的必修且重要環(huán)節(jié)。2.1設(shè)計(jì)任務(wù)與要求 1設(shè)計(jì)一個(gè)數(shù)碼管實(shí)時(shí)顯示時(shí)、分、秒的數(shù)字時(shí)鐘24小時(shí)顯示模式 2到點(diǎn)報(bào)時(shí)、鬧鐘時(shí)間固定為8：00 3同時(shí)設(shè)置按鍵調(diào)時(shí)。2.2 設(shè)計(jì)目的為了更好的運(yùn)用掌握FPGA多功能數(shù)字鐘編程知識(shí)，學(xué)會(huì)自我找到問(wèn)題、分析問(wèn)題并解決問(wèn)題的方法，培養(yǎng)認(rèn)真

11、學(xué)習(xí)和工作的作風(fēng)，鍛煉自己的思考能力和團(tuán)結(jié)合作能力。充分發(fā)揮思維創(chuàng)造性，開(kāi)發(fā)功能多樣的擴(kuò)展功能電路并鍛煉自己的動(dòng)手能力。2.3總體設(shè)計(jì)方案 1方案一 用數(shù)電制作一個(gè)數(shù)字鐘，通過(guò)74L74芯片實(shí)現(xiàn)數(shù)碼管計(jì)數(shù)功能 用與非門(mén)結(jié)合，用按鍵來(lái)設(shè)置實(shí)現(xiàn)鬧鐘和整點(diǎn)報(bào)時(shí)的功能。 2方案二 用fpga來(lái)制作一個(gè)數(shù)字鐘，通過(guò)編寫(xiě)程序來(lái)控制fpga芯片輸 出輸入來(lái)得到數(shù)字鐘的功能，同時(shí)用fpga板來(lái)實(shí)現(xiàn)該功能。 3方案三 用單片機(jī)來(lái)控制數(shù)字鐘，通過(guò)編寫(xiě)程序來(lái)實(shí)現(xiàn)時(shí)鐘計(jì)時(shí)功能， 通過(guò)單片機(jī)試驗(yàn)箱來(lái)實(shí)現(xiàn)該功能，最終到達(dá)相應(yīng)的結(jié)果?？偨Y(jié)：方案一用數(shù)電的方式做數(shù)字鐘，用的芯片多同時(shí)之制作麻煩，不適合制做數(shù)字鐘。方案二制作比

12、擬便捷，只需要寫(xiě)程序，制作業(yè)是比擬方便，也比擬實(shí)現(xiàn)功能。方案三用單片機(jī)雖然也是編寫(xiě)程序，可是和FPGA相比我個(gè)人覺(jué)得還是比單片機(jī)好做一點(diǎn)。綜合上述我選擇FPGA來(lái)制作該程序3 程序方案論證3.1分頻方案論證分頻模塊方案I定義變量并且設(shè)定一個(gè)上限值，每次加計(jì)數(shù)到該上限值時(shí)，輸出該計(jì)數(shù)值的最高位parameter DIV_SIZE=25;always(posedge clock)counter=counter+1；assign clkdiv=counterDIV_SIZE-1;分頻模塊方案II 定義一個(gè)變量，使得counter_1hz=20000000，使得輸入1hz信號(hào)，讓counter_1hz

13、自加always(posedge clk) Begin if(counter_1hz=20000000) begin counter_1hz=0;clk_1hz=10000)begin counter=0;clk_1khz=clk_1khz;end else begin counter=counter+1;End3.2計(jì)時(shí)模塊方案論證計(jì)時(shí)模塊方案I計(jì)時(shí)分每個(gè)信號(hào)的上下位進(jìn)展判斷及計(jì)時(shí)if(sL=9) begin sL=0;if(sH=5) begin sH=0; if(mL=9)begin mL=0; if(mH=5) begin mH=0; if(hL=9) begin hL=0;hH=hH

14、+1;end else if(hL=3&hH=2) begin hL=0;hH=0; end else hL=hL+1;end else mH=mH+1; end else mL=mL+1; end else sH=sH+1; end else sL=4&hour_h=2)|(hour_h=3)beginhour_h=0;hour_l=0;endendelse b=b+1;end3.3方案總結(jié)分頻采用方案2來(lái)實(shí)現(xiàn)設(shè)計(jì)。方案2在思路方面較為通俗易懂，且判斷過(guò)程簡(jiǎn)短明了，在最終的顯示時(shí)出現(xiàn)毛刺干擾現(xiàn)象，其他方案中不便于增加小時(shí)和分鐘的調(diào)節(jié)信號(hào)，方案最終失敗。方案2比擬判斷復(fù)雜，在最終的數(shù)碼管顯示時(shí)

15、可能不怎么穩(wěn)定。方案2我們上課時(shí)學(xué)的也是這個(gè)方案用起來(lái)也比擬熟悉。綜合考慮，使用方案2。4 系統(tǒng)軟件設(shè)計(jì)軟件局部有分頻模塊，按鍵防抖動(dòng)，時(shí)鐘主體，鬧鈴模塊，動(dòng)態(tài)掃描模塊等來(lái)實(shí)現(xiàn)此方案。程序流程圖3-1使用此方案首先進(jìn)展分頻得到一個(gè)信號(hào)，使得信號(hào)穩(wěn)定。進(jìn)而促使時(shí)鐘主體工作。再通過(guò)按鍵防抖來(lái)控制調(diào)時(shí)和鬧鐘模塊最后用動(dòng)態(tài)掃描來(lái)實(shí)現(xiàn)軟件的所有功能。4.1程序流程圖 圖3-14.2計(jì)時(shí)模塊second_l,second_h;miniute_l,miniute_h;hour_l,hour_h;分別表示秒,分,小時(shí)的高位和低位L組成十六進(jìn)制計(jì)數(shù)器。以1hz作為一秒，自加計(jì)時(shí)，當(dāng)秒加到60后自動(dòng)向分進(jìn)位，當(dāng)分

16、加到60后自動(dòng)向時(shí)進(jìn)位，當(dāng)時(shí)到24小時(shí)候變?yōu)?0。4.3鬧鐘模塊always(posedge clk)beginif(hour_h=0&hour_l=8&miniute_h=0&miniute_l=0)/8:00報(bào)時(shí)，鬧鐘模塊 begin if(counter_clock=8000) begin counter_clock=0;alarm_clock=alarm_clock;end else counter_clock=counter_clock+1;end鬧鐘模塊從CLk中分出8000hz的頻率，驅(qū)動(dòng)蜂鳴器。當(dāng)時(shí)鐘到8:00時(shí)，蜂鳴器電平取反，產(chǎn)生報(bào)時(shí)。4.4顯示模塊/動(dòng)態(tài)掃描模塊 alwa

17、ys(posedge clk_1khz) begin case(state) s0:begin seg_bit=4b0111; display_tab=miniute_l; state=s1;led_test=1;end s1:begin seg_bit=4b1011; display_tab=miniute_h; state=s2;led_test=1;end s2:begin seg_bit=4b1101; display_tab=hour_l; state=s3;led_test=clk_1hz;end s3:begin seg_bit=4b1110; display_tab=hour_

18、h; state=s0;led_test=1;end default:begin led_out=7bz;state=0;end endcase end 動(dòng)態(tài)顯示掃描，將分的上下位和時(shí)的上下位依次顯示在4位數(shù)碼管上。5系統(tǒng)硬件設(shè)計(jì)5.1 FPGA的介紹 FPGA概述FPGA是現(xiàn)場(chǎng)可編程門(mén)陣列FieldProgrammableGateArray的簡(jiǎn)稱，與之相應(yīng)的CPLD是復(fù)雜可編程邏輯器件 ple* Programmable Logic Device 的簡(jiǎn)稱，兩者的功能根本一樣，只是實(shí)現(xiàn)原理略有不同，所以有時(shí)可以忽略這兩者的區(qū)別，統(tǒng)稱為可編程邏輯器件或CPLD/PGFA。CPLD/PGFA幾乎能

19、完成任何數(shù)字器件的功能，上至高性能CPU，下至簡(jiǎn)單的74電路。它如同一*白紙或是一堆積木，工程師可以通過(guò)傳統(tǒng)的原理圖輸入或硬件描述語(yǔ)言自由的設(shè)計(jì)一個(gè)數(shù)字系統(tǒng)。通過(guò)軟件仿真可以事先驗(yàn)證設(shè)計(jì)的正確性，在PCB完成以后，利用CPLD/FPGA的在線修改功能，隨時(shí)修改設(shè)計(jì)而不必改動(dòng)硬件電路。使用CPLA/FPGA開(kāi)發(fā)數(shù)字電路，可以大大縮短設(shè)計(jì)時(shí)間，減少PCB面積，提高系統(tǒng)的可靠性。這些優(yōu)點(diǎn)使得CPLA/FPGA技術(shù)在20世紀(jì)90年代以后得到飛速的開(kāi)展，同時(shí)也大大推動(dòng)了EDA軟件和硬件描述語(yǔ)言HDL的進(jìn)步。5.1.2 FPGA根本構(gòu)造FPGA具有掩膜可編程門(mén)陣列的通用構(gòu)造，它由邏輯功能塊排成陣列，并由可

20、編程的互連資源連接這些邏輯功能塊來(lái)實(shí)現(xiàn)不同的設(shè)計(jì)。FPGA一般由3種可編程電路和一個(gè)用于存放編程數(shù)據(jù)的靜態(tài)存儲(chǔ)器SRAM組成。這3種可編程電路是：可編程邏輯模塊CLB-ConfigurableLogicBlock、輸入/輸出模塊IOB-I/OBlock和互連資源IRInterconnectResource。可編程邏輯模塊CLB是實(shí)現(xiàn)邏輯功能的根本單元，它們通常規(guī)則的排列成一個(gè)陣列，散布于整個(gè)芯片；可編程輸入/輸出模塊IOB主要完成芯片上的邏輯與外部封裝腳的接口，它通常排列在芯片的四周；可編程互連資源包括各種長(zhǎng)度的連接線段和一些可編程連接開(kāi)關(guān)，它們將各個(gè)CLB之間或CLB、IOB之間以及IOB之

21、間連接起來(lái)，構(gòu)成特定功能的電路。1.CLB是FPGA的主要組成局部。它主要由邏輯函數(shù)發(fā)生器、觸發(fā)器、數(shù)據(jù)選擇器等電路組成。CLB中3個(gè)邏輯函數(shù)發(fā)生器分別是G、F和H，相應(yīng)的輸出是G、F和H。G有4個(gè)輸入變量G1、G2、G3和G4；F也有4個(gè)輸入變量F1、F2、F3和F4。這兩個(gè)函數(shù)發(fā)生器是完全獨(dú)立的，均可以實(shí)現(xiàn)4輸入變量的任意組合邏輯函數(shù)。邏輯函數(shù)發(fā)生器H有3個(gè)輸入信號(hào)；前兩個(gè)是函數(shù)發(fā)生器的輸出G和F，而另一個(gè)輸入信號(hào)是來(lái)自信號(hào)變換電路的輸出H1。這個(gè)函數(shù)發(fā)生器能實(shí)現(xiàn)3輸入變量的各種組合函數(shù)。這3個(gè)函數(shù)發(fā)生器結(jié)合起來(lái)，可實(shí)現(xiàn)多達(dá)9變量的邏輯函數(shù)。CLB中有許多不同規(guī)格的數(shù)據(jù)選擇器四選一、二選一

22、等，通過(guò)對(duì)CLB內(nèi)部數(shù)據(jù)選擇器的編程，邏輯函數(shù)發(fā)生器G、F和H的輸出可以連接到CLB輸出端*或Y，并用來(lái)選擇觸發(fā)器的鼓勵(lì)輸入信號(hào)、時(shí)鐘有效邊沿、時(shí)鐘使能信號(hào)以及輸出信號(hào)。這些數(shù)據(jù)選擇器的地址控制信號(hào)均由編程信息提供，從而實(shí)現(xiàn)所需的電路構(gòu)造。CLB中的邏輯函數(shù)發(fā)生器F和G均為查找表構(gòu)造，其工作原理類(lèi)似于ROM。F和G的輸入等效于ROM的地址碼，通過(guò)查找ROM中的地址表可以得到相應(yīng)的組合邏輯函數(shù)輸出。另一方面，邏輯函數(shù)發(fā)生器F和G還可以作為器件內(nèi)高速RAM或小的可讀寫(xiě)存儲(chǔ)器使用，它由信號(hào)變換電路控制。2.輸入/輸出模塊IOB。IOB提供了器件引腳和內(nèi)部邏輯陣列之間的連接。它主要由輸入觸發(fā)器、輸入緩

23、沖器和輸出觸發(fā)/鎖存器、輸出緩沖器組成。每個(gè)IOB控制一個(gè)引腳，它們可被配置為輸入、輸出或雙向I/O功能。當(dāng)IOB控制的引腳被定義為輸入時(shí)，通過(guò)該引腳的輸入信號(hào)先送入輸入緩沖器。緩沖器的輸出分成兩路：一路可以直接送到MU*，另一路經(jīng)延時(shí)幾納秒或者不延時(shí)送到輸入通路D觸發(fā)器，再送到數(shù)據(jù)選擇器。通過(guò)編程給數(shù)據(jù)選擇器不同的控制信息，確定送至CLB陣列的I1和I2是來(lái)自輸入緩沖器，還是來(lái)自觸發(fā)器。當(dāng)IOB控制的引腳被定義為輸出時(shí)，CLB陣列的輸出信號(hào)OUT也可以有兩條傳輸途徑：一條是直接經(jīng)MU*送至輸出緩沖器，另一條是先存入輸出通路D觸發(fā)器，再送至輸出緩沖器。IOB輸出端配有兩只MOS管，它們的柵極均

24、可編程，使MOS管導(dǎo)通或截止，分別經(jīng)上拉電阻接通Vcc、地線或者不接通，用以改善輸出波形和負(fù)載能力。3.可編程互連資源IR?？删幊袒ミB資源IR可以將FPGA內(nèi)部的CLB和CLB之間、CLB和IOB之間連接起來(lái)，構(gòu)成各種具有復(fù)雜功能的系統(tǒng)。IR主要由許多金屬線段構(gòu)成，這些金屬線段帶有可編程開(kāi)關(guān)，通過(guò)自動(dòng)布線實(shí)現(xiàn)各種電路的連接。5.2原理框圖FPGA的多功能數(shù)字鐘的設(shè)計(jì)方案是設(shè)計(jì)一個(gè)具有計(jì)時(shí)、報(bào)時(shí)和顯示這三局部的主要功能。系統(tǒng)原理框圖如圖4-1所示。其中計(jì)時(shí)功能是整個(gè)多功能數(shù)字鐘的核心局部；報(bào)時(shí)顧名思義，也就是在時(shí)鐘到達(dá)整點(diǎn)時(shí)的鳴叫功能；顯示起到了一個(gè)譯碼功能，使得程序在實(shí)驗(yàn)箱上下載時(shí)我們能清晰、

25、明了的整個(gè)運(yùn)行過(guò)程。這三局部相結(jié)合，就根本完成了這樣的一個(gè)多功能數(shù)字鐘。 圖4-1 數(shù)字鐘原理框圖原理框圖功能如下：首先輸入電源然后進(jìn)入FPGA芯片，來(lái)實(shí)現(xiàn)最根本的數(shù)字鐘計(jì)時(shí)電路，其計(jì)數(shù)輸出送7段譯碼電路，由數(shù)碼管顯示。PPGA芯片工作使得基準(zhǔn)頻率分頻器可分頻出標(biāo)準(zhǔn)的1hz 頻率信號(hào)，用于秒計(jì)數(shù)的時(shí)鐘信號(hào)；分頻出頻率信號(hào)用于校時(shí)、校分的快速遞增信號(hào)；分頻出 頻率信號(hào)用于對(duì)于按動(dòng)校時(shí)、校分按鍵的消除抖動(dòng)。然后用按鍵控制電路模塊是一個(gè)校時(shí)、校分、秒清零的模式控制模塊， 頻率信號(hào)用于鍵的消除抖動(dòng)。而模塊的輸出則是一個(gè)邊沿整齊的輸出信號(hào)?？刂齐娐纺K是一個(gè)校時(shí)、校分、秒清零的模式控制模塊，64Hz 頻

26、率信號(hào)用于鍵KEY1、KEY2、KEY3的消除抖動(dòng)。而模塊的輸出則是一個(gè)邊沿整齊的輸出信號(hào)。鬧時(shí)電路模塊也需要音頻信號(hào)以及來(lái)自分計(jì)數(shù)器和時(shí)計(jì)數(shù)器的輸出信號(hào)6調(diào)試6.1調(diào)時(shí)程序調(diào)試原始程序下載時(shí)，數(shù)字鐘能正常顯示，初始化值7:59分55秒，當(dāng)?shù)?:00時(shí)，蜂鳴器不響沒(méi)有報(bào)時(shí)。按鍵模塊沒(méi)有進(jìn)位設(shè)計(jì)，調(diào)時(shí)位按鍵程序異常顯示。后參加：if(hour_l =4&hour_h=2)|(hour_l=10)begin hour_l=0;hour_h=hour_h+1;/按鍵進(jìn)位if(hour_h=3)hour_h=0;程序后按鍵調(diào)時(shí)能正常顯示，也可以進(jìn)位。6.2鬧鐘程序調(diào)試原始程序8:00沒(méi)有報(bào)時(shí)，可能是蜂

27、鳴器頻率不對(duì)，于是寫(xiě)了個(gè)蜂鳴器響的小程序，試著探索蜂鳴器的鳴響頻率，最后發(fā)現(xiàn)當(dāng)將CLK進(jìn)展8000hz分頻是，蜂鳴器能響，將此小程序放在：if(hour_h=0&hour_l=8&miniute_h=0&miniute_l=0)條件中能實(shí)現(xiàn)8:00報(bào)時(shí)功能。具體程序如下：always(posedge clk)beginif(hour_h=0&hour_l=8&miniute_h=0&miniute_l=0)/8:00報(bào)時(shí)，鬧鐘模塊 begin if(counter_clock=8000) begin counter_clock=0;alarm_clock=alarm_clock;end els

28、e counter_clock=counter_clock+1;endend總 結(jié) 此次實(shí)訓(xùn)根本實(shí)現(xiàn)了多功能數(shù)字鐘的功能，該程序能讓數(shù)字鐘整點(diǎn)報(bào)時(shí)，也能夠?qū)崿F(xiàn)按鍵調(diào)時(shí)，和8:00報(bào)時(shí)的鬧鐘功能。缺乏之處在于鬧鐘時(shí)間無(wú)法自由設(shè)定，缺少鬧鐘設(shè)置按鍵，也無(wú)法復(fù)位清零。最后是設(shè)計(jì)作品時(shí)的設(shè)計(jì)邏輯和設(shè)計(jì)思想，在選擇不同的系統(tǒng)方案時(shí)要綜合考慮，選擇最優(yōu)方案。各個(gè)模塊的實(shí)現(xiàn)也要考慮綜合情況而制定出最符合實(shí)際情況的實(shí)現(xiàn)方案，方案間要進(jìn)展比照、實(shí)踐，最終確定。在這次的課程設(shè)計(jì)中我不僅學(xué)習(xí)到有關(guān)程序編寫(xiě)以及設(shè)計(jì)方面的邏輯思維，對(duì)系統(tǒng)功能的實(shí)現(xiàn)也有了較為深入的了解，對(duì)各模塊的調(diào)試等也學(xué)習(xí)到不少東西，總之，從這次設(shè)計(jì)

29、中學(xué)到很多東西，也穩(wěn)固了我的理論學(xué)習(xí)。-. z.致 謝首先要感謝葉俊明教師，教師知識(shí)淵博，治學(xué)認(rèn)真而嚴(yán)謹(jǐn)，感謝您從本文研究開(kāi)場(chǎng)一路指導(dǎo)至本論文的完成，從論文題目的選定到論文寫(xiě)作的指導(dǎo)，經(jīng)由您悉心的點(diǎn)撥，再經(jīng)思考后的領(lǐng)悟，常常讓我有山重水復(fù)疑無(wú)路，柳暗花明又一村的豁然開(kāi)朗！由衷感謝您在論文上傾注的大量心血，您寬厚待人的學(xué)者風(fēng)*令我無(wú)比感動(dòng)。感謝授課教師葉俊明教師課上對(duì)我們的教誨，你們豐富的授課內(nèi)容拓寬了我的視野，讓我能更順利的完成這篇文章；感謝我的同學(xué)們，你們不僅讓我感受到友情的力量，也讓我感覺(jué)到了生活的愉悅，通過(guò)課堂討論學(xué)到的思維方式使我受益終生。最后，我要向我的同學(xué)表示深深的謝意。你們的理解

30、、支持、鼓勵(lì)和鞭策催我更加上進(jìn)，我竭盡全力的努力，更希望的是能夠讓你們快樂(lè)和滿意。你們的情感永遠(yuǎn)都是我上進(jìn)的不竭的動(dòng)力源泉。這些時(shí)光會(huì)慢慢的沉淀下來(lái)，但無(wú)論何時(shí)，我想到這段歲月，都如同是看到一枚珍藏已久的夾在書(shū)里發(fā)黃的書(shū)簽，永遠(yuǎn)都是則璀璨、則絢爛。-. z.參考文獻(xiàn)【1】夏宇聞. Verilog 數(shù)字系統(tǒng)設(shè)計(jì)教程第二版.航空航天大學(xué)，【2】康華光等. 電子技術(shù)根底數(shù)字局部第五版高等教育，【3】羅朝霞等. CPLD/FPGA設(shè)計(jì)及應(yīng)用. 人民郵電，【4】?jī)|特科技編著. CPLD/FPGA應(yīng)用系統(tǒng)設(shè)計(jì)與產(chǎn)品開(kāi)發(fā). 人民郵電?！?】付文紅.花漢兵著.EDA技術(shù)與實(shí)驗(yàn). 機(jī)械工業(yè)【6】*建明.電工電子

31、EDA仿真技術(shù)。 高等教育【7】侯伯亨.Verilog HDL硬件描述語(yǔ)言與數(shù)字邏輯電路設(shè)計(jì).*電子科技大學(xué)出版-. z.附 錄module test(clk,led_out,seg_bit,led_test,alarm_clock,key,key_1,key_2,key_3,key_4); input clk; input key,key_1,key_2,key_3,key_4; reg clk_1hz; reg clk_1khz; output reg led_test; output reg6:0 led_out; output reg3:0seg_bit; output reg ala

32、rm_clock;reg31:0counter_clock; reg20:0counter; reg30:0counter_1hz; reg7:0display_tab; reg7:0second_l,second_h; reg7:0miniute_l,miniute_h; reg7:0hour_l,hour_h; reg1:0state; parameter s0=2d0,s1=2d1,s2=2d2,s3=2d3; /定時(shí)8:00 integer j,b; initial begin state=0;counter=0;counter_1hz=0;miniute_l=9;miniute_h=

33、5; second_h=5;second_l=5;hour_h=0;hour_l=7;end /初始化存放器，初始時(shí)間為7點(diǎn)59分55秒/分頻模塊 always(posedge clk) begin if(counter_1hz=20000000) begin counter_1hz=0;clk_1hz=10000) begin counter=0;clk_1khz=clk_1khz;end else begin counter=4&hour_h=2)|(hour_l=10)begin hour_l=0;hour_h=hour_h+1;if(hour_h=3)hour_h=0;endend i