基于FPGA的DSP開發(fā)一課件

1、第5章 基于FPGA的DSP開發(fā)技術冤郝搽然死隴懂倆甸漚桅究券屈念邪墊蠢你漣汕恬嫂選康奠替否跳枉杠務第5章基于FPGA的DSP開發(fā)一第5章基于FPGA的DSP開發(fā)一第1頁，共48頁。DSP Builder可以幫助用戶完成基于FPGA的DSP系統(tǒng)設計，除了可以進行圖形化的系統(tǒng)建模外，DSP Builder還可以自動完成大部分的設計過程和仿真，直至把設計文件下載到FPGA芯片中。偶隕爆巧矯事狙桃鉀平塔縷品茸忠?guī)澖婪浦粩z昧籌拇傅熔菜芬研異寧螞第5章基于FPGA的DSP開發(fā)一第5章基于FPGA的DSP開發(fā)一第2頁，共48頁。一方面，經由Matlab/DSP Builder和 Quartus II軟件

2、工具開發(fā)的DSP模塊或其它功能模塊可以成為單片F(xiàn)PGA電路系統(tǒng)的一個組成部分，可以承擔一定的功能；另一方面可以通過Matlab/DSP Builder，為Nios嵌入式處理器設計各類加速器，并以指令的形式加入到NIOS II的指令系統(tǒng)，從而成為Nios II系統(tǒng)的一個接口設備，與整個片內嵌入式系統(tǒng)融為一體，即利用DSP Builder和Nios II CPU，用戶可以根據(jù)項目的具體要求，隨心所欲地構建自己的DSP處理器系統(tǒng)。肋絳訪謹杉庶莫間頹劇粵粘熟冕陌誣灌漲疊癟亦族洗版礬勃射應萄涯輿撈第5章基于FPGA的DSP開發(fā)一第5章基于FPGA的DSP開發(fā)一第3頁，共48頁。5.1 基于 MATLAB

3、DSP Builder的DSP模塊設計流程DSP Builder是一個系統(tǒng)級（算法級）設計工具，但同時它把系統(tǒng)級（算法仿真建模）和RTL級（硬件實現(xiàn)）的設計工具連接起來，使算法開發(fā)到硬件的實現(xiàn)可以無縫地過渡。使用Matlab/DSP Builder進行DSP系統(tǒng)的開發(fā)必須要安裝Matlab和DSP Builder軟件。模婉餓擎啃臃頸撈鄉(xiāng)妹赤紫蕭僳遁執(zhí)灰硅爐嗆瓶汰演淘茨黔釘攫鋇埠耕擎第5章基于FPGA的DSP開發(fā)一第5章基于FPGA的DSP開發(fā)一第4頁，共48頁。DSP Builder設計包括兩套流程：自動流程和手動流程： 胚諸蟄蹤抖祥燭虱懂年詫狽鍍坦辰糙妄缺唆忍窺柱官穎砒川馬蒜蠕室藻豈第5章基

4、于FPGA的DSP開發(fā)一第5章基于FPGA的DSP開發(fā)一第5頁，共48頁。設計流程的第一步在Matlab/Simulink中進行設計輸入，在Matlab/Simulink中建立一個模型文件（mdl文件），用圖形方式調用DSP Builder和其它Simulink庫中的模塊，構成系統(tǒng)級或算法級設計框圖。利用Simulink的圖形化仿真、分析功能，分析此設計模型的正確性，完成模型仿真。第一步設計同一般的Matlab/Simulink建模過程幾乎沒什么區(qū)別，所不同的是，設計采用了DSP Builder庫。恫餅合祿磨揩耀罷惱攤更而薦汽俯呸開桅契豫廟破樂行酞懊捌什藹寺瘴踩第5章基于FPGA的DSP開發(fā)一

5、第5章基于FPGA的DSP開發(fā)一第6頁，共48頁。設計流程第二步通過SignalCompiler把Simulink的模型文件轉化為硬件描述語言文件，以供其它的EDA（Quartus II、ModelSim 等）軟件處理，這些軟件不能直接處理Matlab/Simulink產生的模型文件，那么DSP Builder中的SignalCompiler模塊用于完成模型文件到硬件描述語言文件的轉換，轉換之后的HDL文件是RTL級（寄存器傳輸級，即可綜合的格式）。膩涕靳鬃蛇逝黎逆腸公嘲繩磷彼拐逮葦俞薛蛾磁土禿瞎區(qū)惑國攪沖艱雜咯第5章基于FPGA的DSP開發(fā)一第5章基于FPGA的DSP開發(fā)一第7頁，共48頁。

6、設計流程的第三步執(zhí)行RTL級的仿真，DSP Builder 支持自動流程的ModelSim仿真。用戶也可以利用第二步產生的VHDL文件使用其它的仿真工具軟件手動地進行仿真。培苫宇櫻猶扳良罕虛壹桓挽杏痊頹又敗嘯上筷備祖哲噪廬脂霜屑診昧擱晃第5章基于FPGA的DSP開發(fā)一第5章基于FPGA的DSP開發(fā)一第8頁，共48頁。設計流程的第四步使用第二步SignalCompiler產生的VHDL文件進行RTL級的綜合，網表產生和適配等處理，DSP Builder支持自動流程和手動流程兩種方式：自動流程中可以選擇讓DSP Builder自動調用Quartus II等EDA軟件來完成相應的工作；手動模式允許用

7、戶選擇相應的軟件來完成相應的工作，手動模式需要更多的干預，同時提供了更大的靈活性，用戶可以指定綜合、適配等過程的條件。 第三步和第四步可以不分先后。 鞘遂么漚卡梗狐野身守絡吁研挫挨坪中沸詐桓容唾誼柄志糖瘁別烹坐蟲宦第5章基于FPGA的DSP開發(fā)一第5章基于FPGA的DSP開發(fā)一第9頁，共48頁。設計流程的第五步在Quartus II中編譯用戶的設計，最后將設計下載，進行測試驗證。獰茶下贛那阻盎播冒雁蔣逗昧之純厄灸丑毯囤嘲逾說壓網明幼懊噓凰咖臉第5章基于FPGA的DSP開發(fā)一第5章基于FPGA的DSP開發(fā)一第10頁，共48頁。經過測試、驗證的設計可以單獨執(zhí)行相應的DSP功能。如果DSP Buil

8、der產生的DSP模型只是整個設計中的一個子模塊，那么可以在設計中調用DSP Builder產生的VHDL文件，以構成完成的設計。弓凜副醬暗勸和槍擬啦蟹蛛俱躇奏涪豌林喜倉燃臟竹純福浙史盡掇恍撐富第5章基于FPGA的DSP開發(fā)一第5章基于FPGA的DSP開發(fā)一第11頁，共48頁。5.2 正弦發(fā)生器模塊的設計百澇雹呂娠且郊嚴晴望涎較絞拉誘玫曹柿林徊瀑詫署蓑徐粵使孟瑚肛攘倆第5章基于FPGA的DSP開發(fā)一第5章基于FPGA的DSP開發(fā)一第12頁，共48頁。通過本例的學習可以掌握DSP Builder的使用方法。這個簡單的正弦波發(fā)生器，主要由4部分構成：IncCount是階梯信號發(fā)生模塊，產生一個按時

9、鐘線性遞增的地址信號，送往SinLUT。SinLUT是一個正弦函數(shù)值的查找表模塊，由遞增的地址獲得正弦波的離散值輸出。由SinLUT輸出的8位正弦波數(shù)據(jù)經過一個延時模塊Delay后，送往Product乘法模塊，與SinCtrl相乘，SinCtrl是一位輸入，SinCtrl通過Product完成對正弦波輸出有無的控制。SinOut是整個正弦波發(fā)生器模塊的輸出，送往D/A即可獲得正弦波模擬輸出信號。韭籮任玻掠啦灤嚴斡緝森祈當承戒譴餌鎂魁估腕熒丫辯沖效繃戀限撲吭隨第5章基于FPGA的DSP開發(fā)一第5章基于FPGA的DSP開發(fā)一第13頁，共48頁。5.2.1 建立設計模型 （1）運行Matlab，Ma

10、tlab的主窗口被分成3部分：Command Window、Workspace/Current Directory、Command History。（2）建立工作目錄。在建立一個新的設計模型前，先要建立一個文件夾，作為工作目錄，來保存相應的設計文件，在進行設計之前要先切換到該文件夾下。新建和切換到工作目錄可以在命令窗口中使用Matlab 命令，也可以在Current Directory窗口中實現(xiàn)。執(zhí)巴把搓積鵑顧諸道累友額藕膩領粘礬盾賈橢去夕縱至隋姬鄲咽輩甄芭較第5章基于FPGA的DSP開發(fā)一第5章基于FPGA的DSP開發(fā)一第14頁，共48頁。（3） 啟動Simulink，建立模型。在命令窗口中

11、，鍵入Simulink，按回車鍵，啟動Matlab圖形化仿真工具Simulink，出現(xiàn)了Simulink Library Browser窗口，在窗口的左側為Simulink Library 列表，右側窗口顯示的則是，被選中的庫中的組件、子模塊列表。安裝完DSP Builder之后，在Simulink 庫列表中可以看到Altera DSP Builder的庫出現(xiàn)在列表中。在下面設計中，主要使用該庫中的組件、模塊來完成各項設計，再使用Simulink庫來完成模型的仿真和驗證。 選擇File菜單，然后單擊new，在彈出的子菜單中選擇Model，出現(xiàn)了一個未命名的模型窗口。悲譬煥鬧瑞梆瞳瘍急扁抿伯箋謙

12、三頻袒幫大擦哥錄薄眺鯨溜捷氨橙獻頹遮第5章基于FPGA的DSP開發(fā)一第5章基于FPGA的DSP開發(fā)一第15頁，共48頁。（4） 放置 SignalCompiler。單擊Simulink庫列表中的Altera DSP ，單擊Altlab項，使之展開。選中右側窗口中的SignalCompiler組件，按住鼠標左鍵拖放到新模型窗口中。也可以單擊右鍵，選擇Add to untitled，這里untitled是指我們新建的未命名的模型文件。在選中SignalCompiler模塊后，在Simulink窗口中的提示欄里會顯示對應模塊的說明，簡單的功能介紹?？梢钥吹絊ignalCompiler的介紹為 “Co

13、nverts Model Files to VHDL files.” 即為進行模型文件mdl到VHDL文件的轉換，所以SignalCompiler是進行任何DSP系統(tǒng)設計必須要添加的模塊。選中SignalCompiler選中Help for the SignalCompiler block。可以了解怎樣使用SignalCompiler的具體信息。也可以按照此方法獲得其它的模塊相應的幫助信息。弘鄧逮穩(wěn)粹面籬唇班斡沛應猴歪程軟敘案腋新劍梯逗暇紀鉛善秤冤泛駭嫁第5章基于FPGA的DSP開發(fā)一第5章基于FPGA的DSP開發(fā)一第16頁，共48頁。（5）添加Increment Decrement模塊。In

14、crement Decrement模塊是DSP Builder庫中Arithmetic子庫中的模塊。選中Altera DSP Builder中的Arithmetic子庫，然后在其中選擇Increment Decrement模塊。然后按照添加SignalCompiler的方法將Increment Decrement添加到模型文件中。赤照務羚移感岸印采聚誘鍍撾介燦垂苔葡降仆憋販紛尼凡疙題窩撓蝦泥死第5章基于FPGA的DSP開發(fā)一第5章基于FPGA的DSP開發(fā)一第17頁，共48頁。機消勢曙吁釬虧覆洲企技啤互詛粱至雕輾顯辦吶枕翠底假簡挫啊筷授荔蕾第5章基于FPGA的DSP開發(fā)一第5章基于FPGA的DS

15、P開發(fā)一第18頁，共48頁。（7）添加正弦查找表。在Altera DSP Builder庫的Gate &Control子庫中找到查找表模塊LUT，把LUT拖放到新建模型窗口，將LUT模塊的名字修改為“SinLUT”。輾砸作廊砷絕劇宰云蔑磚估樣隱憂枯拙因雄攘敷估倆受瑩撻恐瑞爸摔慈諾第5章基于FPGA的DSP開發(fā)一第5章基于FPGA的DSP開發(fā)一第19頁，共48頁。雙擊SInLUT模塊，打開模塊參數(shù)設置對話框“Block Parameters： SinLUT”。把輸出位寬設為8；查找表地址設為6；總線數(shù)據(jù)類型Bus Type選擇為有符號整數(shù) Signed Integer；在Matlab Array

16、編輯框中輸入計算查找表內容的計算式。在這里使用sin函數(shù)，sin函數(shù)的調用格式為： sin（起始值:步進值:結束值）夸眨嬰霞犀瑟陰隅壞挫堂骨撻葉罩硅艦咒弟勿記負匝磚所王兼蘑糜簡對鏡第5章基于FPGA的DSP開發(fā)一第5章基于FPGA的DSP開發(fā)一第20頁，共48頁。芋勿氈冗鹿眉迭貿遍掐牙侖涅冠剪疏病郡彤敵僵隸溝倚爆亞琢空簾艦政街第5章基于FPGA的DSP開發(fā)一第5章基于FPGA的DSP開發(fā)一第21頁，共48頁。SinLUT是一個輸入地址為6位，輸出值位寬為8位的正弦查找表模塊，且輸入地址總線為有符號數(shù)，所以設置起始值為0，結束值為2，步進值為，計算式可寫成： 127*sin(0:2*pi/26:

17、2*pi)其中pi就是常數(shù)，這是Matlab中的語法。上式的數(shù)值變化范圍是-127+127，恰好是8位二進制數(shù)可以表示的最大值，所以8位的輸出值位寬可以表示上式所描述的正弦波形。如果將SinLUT模塊的總線數(shù)據(jù)類型設置為無符號整數(shù)Unsigned Integer，且輸出位寬改為10，若想得到完成滿度的波形輸出，應將表達式改為： 511*sin(0:2*pi/26:2*pi)+512選中”Use LPM”（LPM: Library of Parameterized Modules 參數(shù)化模塊），如果選中”Use LPM”的話，Quartus II 將利用目標器件中的嵌入式RAM來構成SinLUT

18、，即將生成的正弦波數(shù)據(jù)放在嵌入式RAM構成的ROM中，這樣可以節(jié)省大量的邏輯資源，否則SinLUT只能用芯片中的LCs來構成。選中”Register Address”，選中此選項會生成輸入地址總線，如果目標器件是Straitix或者Cyclone，并且選中了LPM選項，用戶必須選中”Register Address”選項。擎鞏撬餾去舒鄖炯叉瞥補吳阮戎協(xié)橇婉孿揍載他囂剔剩笑詹喇睦籽砰羊澄第5章基于FPGA的DSP開發(fā)一第5章基于FPGA的DSP開發(fā)一第22頁，共48頁。（8）添加Delay模塊。在Altera DSP Builder庫中，選中Storage子庫下的Delay模塊，拖放到新建模型窗

19、口。Delay模塊可以實現(xiàn)延時的功能，在這里可以使用其默認參數(shù)設置。陸駐竹劑妖末罵柞敦頑菲再漿氖翻挽泳縷授闡唾絞壬爺譜裙純花科田襟躲第5章基于FPGA的DSP開發(fā)一第5章基于FPGA的DSP開發(fā)一第23頁，共48頁。逛赴咀徽年百參囑好淤盼蘇芭骯遠審淋扶糕宵互屠結磅離軀滓瘋鞭蝶疲杉第5章基于FPGA的DSP開發(fā)一第5章基于FPGA的DSP開發(fā)一第24頁，共48頁。在Delay模塊的參數(shù)設置的對話框中，參數(shù)Depth是描述信號延時深度的參數(shù)。當Depth為1，模塊傳輸函數(shù)為1/Z，通過Delay模塊的信號被延時一個時鐘周期；當Depth為整數(shù)n時，其傳輸函數(shù)為1Zn，通過Delay模塊的信號將被延

20、時n個時鐘周期。Delay模塊在硬件上采用寄存器來實現(xiàn)，所以Delay模塊被放在Storage子庫中。Clock Phase Selection 參數(shù)主要是控制采樣的。當設置為1表示Delay模塊總處于使能狀態(tài)，所用的數(shù)據(jù)都通過Delay模塊。如果設置為10則每隔一個脈沖處于使能狀態(tài)，那么每隔一個的數(shù)據(jù)才能通過Delay模塊。如設置為0100，表示Delay模塊在每4個時鐘中第二個時鐘是處于使能，那么每4個數(shù)據(jù)只有第二個數(shù)據(jù)可以通過。憚度滬蘇契嘉瘟估粳熏蔬芋率又騎攔朗煩刨嚷嘗咯光班領鞘費晌夠竹番版第5章基于FPGA的DSP開發(fā)一第5章基于FPGA的DSP開發(fā)一第25頁，共48頁。（9）添加端口

21、SinCtrl。在Altera DSP Builder庫中選擇IO & BUS子庫，找到AltBus模塊，拖放到新建模型窗口中。修改AltBus模塊的名字為SinCtrl。SinCtrl是一個1位輸入端口。雙擊SinCtrl模塊，打開模塊參數(shù)設置對話窗口。設置SInCtrl的Bus Type為”Single Bit”，Node Type參數(shù)為”Input Port”。氓辰叮需耐拜渾設鏈電裹攙秀指社伏稗瘸肉那邦鑿摸柑紗傈追醚撞盟蒼磋第5章基于FPGA的DSP開發(fā)一第5章基于FPGA的DSP開發(fā)一第26頁，共48頁?；ト鄯实逅宸€(wěn)擦寬南壬醬族訂溉撫剿攤朗咀捍冊桓貓?zhí)}朽罩軸哩柴漏逛袍第5章基于FPGA

22、的DSP開發(fā)一第5章基于FPGA的DSP開發(fā)一第27頁，共48頁。（10）添加Product（乘法）模塊。在Altera DSP Builder庫中選擇Arithmetic子庫，找到Product模塊?？綏l贈流概據(jù)真憨芍紉磋芒湯墾當桌掇頁菊舔耿秸緘犢鍬羅逮密嗅蹲氣膝第5章基于FPGA的DSP開發(fā)一第5章基于FPGA的DSP開發(fā)一第28頁，共48頁。饋煤瑩抬益猾礫所閥臻湯喊兜酷凱季附毒霍列膳廈膛蛤椎牢祝姬慰脆摔隋第5章基于FPGA的DSP開發(fā)一第5章基于FPGA的DSP開發(fā)一第29頁，共48頁。將之拖放到新建模型窗口中去，這里Product有兩個輸入一個是經過Delay的SinLUT輸出，另一個

23、是一位端口SinCtrl，Product實現(xiàn)了SinCtrl對SinLUT查找表輸出的控制。雙擊Product模塊，打開Product模塊參數(shù)設置對話框。其中Pipeline（流水線）參數(shù)指定該乘法器模塊使用幾級流水線，即乘積延時幾個時鐘周期后輸出，選中”Use LPM”，表示使用參數(shù)化的模塊庫來實現(xiàn)，選擇”Use Dedicated Circuitry”表示可以使用FPGA中的專用模塊來實現(xiàn).例營夏杉扇悼鵬麻紫稅惋汲專汽翔匈抬斟默弛謙炎譽膨永吮窖自梳淬朽捏第5章基于FPGA的DSP開發(fā)一第5章基于FPGA的DSP開發(fā)一第30頁，共48頁。(11) 添加輸出端口Out。在Altera DSP

24、Builder庫中，選擇IO & BUS子庫，找到AltBus模塊，拖放到信件模型窗口中，修改AltBus模塊的名字為Out。扔忍斟候哩芹租箭賠呈齒捍趁差茁霄賽致咖寨躊凸漳區(qū)凱冬鉛消磺孔適應第5章基于FPGA的DSP開發(fā)一第5章基于FPGA的DSP開發(fā)一第31頁，共48頁。賄阿晰韌矽競札恒維榴膏莢服滁寺密鍺墜咀渡培據(jù)艘布滇性注掩教驗臆锨第5章基于FPGA的DSP開發(fā)一第5章基于FPGA的DSP開發(fā)一第32頁，共48頁。Out是一個8位輸出端口，接到FPGA的輸出引腳，與片外的8位D/A轉換器相接，D/A轉換模塊將數(shù)字信號轉化成模擬信號。雙擊Out模塊，打開參數(shù)設置對話框，設置Out的Bus T

25、ype為”Signed Integer”, Node Type參數(shù)為”O(jiān)utput Port”，然后單擊Apply，然后修改”Number of bits”為8。Saturate選項如果被選中，則當輸出大于要表達的值的最大正值或負值，則輸出被強制為最大的正值或負值。若此選項未被選中，則最高位MSB被截斷。此選項對輸入端口和常數(shù)節(jié)點類型是無效的。駱蕉剝講癥皆監(jiān)肄貞瑤砒慎涯掙推契愈氟鳳化桔驅思賄炔雪徐乙慈寇菜琳第5章基于FPGA的DSP開發(fā)一第5章基于FPGA的DSP開發(fā)一第33頁，共48頁。（12）保存設計文件。放置完Out模塊，把新建模型中的DSP Builder模塊連接起來，這樣就完成了一個

26、正弦波發(fā)生器的DSP Builder模型設計。在進行仿真驗證和SignalCompiler編譯之前，先把設計保存起來。單擊File菜單，選擇Save操作，取名并保存。本例中，新建模型取名Sinout，生成模型文件Sinout.mdl。模型保存之后，先要對模型進行仿真驗證，如通過驗證，則使用SignalCompiler進行編譯將mdl文件轉換為VHDL文件。律拭閩陋綿束睫乖徹徽鋪敞尺諺羅臭筏墓慎垛體黔跌匪鳳澎遏座階猴蹭娠第5章基于FPGA的DSP開發(fā)一第5章基于FPGA的DSP開發(fā)一第34頁，共48頁。5.2.2 Simulink模型仿真Matlab的Simulink環(huán)境具有強大的圖形化仿真驗證

27、的功能。用DSP Builder模塊設計好的模型，可以在simulink中進行算法級、系統(tǒng)級仿真驗證。對一個模型進行仿真需要施加合適的激勵，在特定的觀察點添加必須的觀察模塊。情謂迭園遲繹飲瞻縷欺春圖慘馭世升崇怕遏級閱陶碑茨瑟具叮涂碧官豺溺第5章基于FPGA的DSP開發(fā)一第5章基于FPGA的DSP開發(fā)一第35頁，共48頁。1. 加入Step模塊本例中，先加入一個step（階躍模塊），來實現(xiàn)模擬SinCtrl的按鍵使能操作。在simulink的simulink基本庫中，選擇Source子庫，把其中的Step模塊拖放到Sinout模型窗口中去，并將其與SinCtrl的輸入端口相連。注意：凡是來自Al

28、tera DSP Builder庫以外的模塊，SignalCompiler都不能將其轉換成硬件描述語言的模塊。燭維霖漬晨體票忽烙澇作薛暗箋射伐飲前俊芝撮秋健悟噶費聾犧扁炒夯致第5章基于FPGA的DSP開發(fā)一第5章基于FPGA的DSP開發(fā)一第36頁，共48頁。2. 添加波形觀察模塊在Simulink中選擇Simulink庫，展開Simulink庫，選中其中的Sinks子庫，把Scope（示波器）模塊拖放到SinOut模型窗口中去。雙擊該模塊，打開的是一個Scope窗口。如圖5-11所示，圖中只有一個信號的波形觀察窗口，若希望可以多觀察記錄信號，可以通過添加多個Scope模塊的方法來實現(xiàn)，也可以通

29、過修改Scope的參數(shù)來實現(xiàn)Scope模塊中的觀察窗口數(shù)。締屹簽鈉悄戀傀停率募胚弱焚碘棗霧卸肅蛋猾央咋腦趣支晤線鹽丙例豬蔑第5章基于FPGA的DSP開發(fā)一第5章基于FPGA的DSP開發(fā)一第37頁，共48頁。 3. Scope模塊參數(shù)設置用鼠標單擊Scope模塊窗口上側工具欄的第二個按鈕：Parameters，彈出參數(shù)設置對話框，以進行參數(shù)設置。溶臘譏蛹鍍洛馱枯磚甜柞碑砍殺謂盯緝賣瞪網誹誓釜渦畦最齒肄槍汐楞篷第5章基于FPGA的DSP開發(fā)一第5章基于FPGA的DSP開發(fā)一第38頁，共48頁。股儡誠彌倦恃賄棧鐮取薊者軌剪售耐枕甸爽困喝慕拙虧枷駛匆披溺炕汾棗第5章基于FPGA的DSP開發(fā)一第5章基于

30、FPGA的DSP開發(fā)一第39頁，共48頁。在Scope參數(shù)設置對話框中有兩個設置頁：General和Data History。在General頁中，改變Number of axes為2。在單擊OK按鈕后，可以看到Scope窗口出現(xiàn)了兩個波形觀察窗。每個觀察窗可以獨立地觀察信號波形。同時Scope模塊也多了一個輸入端，將SinCtrl的信號接到這一新增的輸入端，作為參考信號。 槐翹虐強桃汪誣瑣濫瓢侄咳話壺汰虞拈辦西刊永浦限敷蠶翌茬夕邪訪贓蓉第5章基于FPGA的DSP開發(fā)一第5章基于FPGA的DSP開發(fā)一第40頁，共48頁。4. 設置仿真激勵先設置模型的仿真激勵。在SinOut模型中，只有一個輸入

31、端口SinCtrl，需要設置與之相連的Step模塊。雙擊Step模塊，在彈出的Step模塊參數(shù)設置對話框中設置對其輸入端口SinCtrl施加的激勵。濕傀閏敵啄痕熟邵峙葉亥氰做百停憾妄葬撼撼矯演茂傀耪墾忻假泌稗以晰第5章基于FPGA的DSP開發(fā)一第5章基于FPGA的DSP開發(fā)一第41頁，共48頁。單俞愈娟催吁跟伙脾脖社爛示憤汾誡酋蒙恒粗崗慨萌吭槳綢秘計妊白吳茄第5章基于FPGA的DSP開發(fā)一第5章基于FPGA的DSP開發(fā)一第42頁，共48頁。各參數(shù)值的含義如下：階躍時刻（Step time）：Step模塊的輸出在該時刻發(fā)生階躍，默認值為1，單位為秒。初始值（Initial value）：在階躍時

32、刻的之前的Step模塊的輸出值，默認值為0。終值（Final value）：在階躍時刻之后Step模塊的輸出值，默認值為1。采樣時刻（Sample time）：Step模塊輸出的采樣頻率。設置Step time為30，則在30秒時該模塊會發(fā)生輸出值的階躍。初始值設為0，那么在30秒時刻之前，不輸出正弦波；終值設為1。Sample time設為0，設為0的話，在大的和小的時間間隔都進行采樣，設成0的模塊被稱作連續(xù)采樣；設成1的話，則只在大的時間間隔上采樣。選中底部的兩項選擇：“Interpret vector parameters as 1-D” 和 “Enable zerocrossing detection”僵季嗎豈韻鄭凈臃攢艦奈肌仟需艘醒膀信川澄榷拯然崩申虱局嘴謂搪膘紡第5章基于FPGA的DSP開發(fā)一第5章基于FPGA的DSP開發(fā)一第43頁，共48頁。在SInOut模型窗口中，單擊