自動布局布線以及SOC簡介

1、關于自動布局布線及SOC簡介2022/8/141第一張，PPT共三十六頁，創(chuàng)作于2022年6月2022/8/1426.1 自動布局布線 自動布局布線定義自動布局、布線是將門級網(wǎng)表（netlist）轉換成版圖（layout），并對各個電路單元確定其幾何形狀、大小及位置，同時要確定 單元之間的連接關系方法有兩種，一種是手工畫版圖實現(xiàn)，另一種是用自動布局布線工具實現(xiàn)（Auto Place and Route，APR） VLSI設計的自動布局、布線必須借助EDA工具完成比較著名的自動布局、布線工具：AVant！/Synopsys的ApolloII、Cadence、Synopsys、Mentor等公司的

2、工具。在Cadence中進行布局規(guī)劃的工具為Preview，進行自動布局布線的引擎有四種：Block Ensemble、Cell Ensemble、Gate Ensemble和Silicon Ensemble，其中，Block Ensemble適用于宏單元的自動布局布線，Cell Ensemble適用于標準單元或標準單元與宏單元相混合的布局布線，Gate Ensemble適合于門陣列的布局布線，Silicon Ensemble主要用在標準單元的布局布線中。 第二張，PPT共三十六頁，創(chuàng)作于2022年6月2022/8/143 自動布局布線流程標準單元庫按電路種類劃分核心邏輯單元庫I/O單元硬核模

3、塊生成器按設計階段劃分邏輯綜合庫單元的仿真庫物理版圖庫延時模型庫門級網(wǎng)表布局規(guī)劃預布線布局時鐘樹布線自動布局布線過程設計約束工藝庫數(shù)據(jù)準備和輸入版圖數(shù)據(jù)輸出DRC & LVS第三張，PPT共三十六頁，創(chuàng)作于2022年6月2022/8/144數(shù)據(jù)準備和輸入網(wǎng)表(netlist): 由邏輯綜合工具生成的，以標準邏輯單元表示的邏輯網(wǎng)絡（EDIF網(wǎng)表）標準邏輯單元庫/工藝庫：由EDA/Foundary廠商合作提供；如：Artisan Components的TSMC0.25um CMOS標準單元庫和輸入/輸出單元庫) 標準邏輯單元庫的庫單元種類繁多，形式多樣，以滿足不同階段的ASIC設計的需求設計約束芯

4、片的總體功耗、時序要求和面積第四張，PPT共三十六頁，創(chuàng)作于2022年6月2022/8/145布局規(guī)劃、預布線、布局布局規(guī)劃是面向物理版圖的劃分，不同于邏輯設計時模塊的劃分。布局規(guī)劃可估算出較為精確的互連延遲信息、預算芯片的面積，分析布線的稀疏度。布局規(guī)劃從版圖上將芯片設計劃分為不同的功能塊，布置輸入/輸出端口，對功能塊、宏模塊、芯片時鐘及電源分布進行布局方案設計，根據(jù)設計要求對一些單元或模塊之間的距離進行約束和控制。在深亞微米設計中，合理的總體布局規(guī)劃可以提高綜合的連線延遲模型的準確性，從而更快的達到時序收斂，減少設計的重復。第五張，PPT共三十六頁，創(chuàng)作于2022年6月2022/8/146

5、預布線預布線的目的就是要在版圖設計上為布線留必要的通道預布線包括宏單元的電源、地、信號的布線，焊盤單元的布線及芯片核心邏輯部分的電源環(huán)、電源網(wǎng)絡的布線布線通道的不同劃分電源分配一般結構某32位微處理器電源總線第六張，PPT共三十六頁，創(chuàng)作于2022年6月2022/8/147布局布局就是進行網(wǎng)表中單元的放置，這一步可以使用綜合時產(chǎn)生的時序約束來驅動布局，以使布局后的連線延遲更接近綜合的連線延遲模型，更快的達到Timing Closure 。布局要求將模塊在滿足一定的目標函數(shù)的前提下布置在芯片上的適當位置，并要求芯片面積最小、連線總長最短、電性能最優(yōu)并且容易布線。第七張，PPT共三十六頁，創(chuàng)作于2

6、022年6月2022/8/148時鐘樹綜合在芯片版圖設計中，時鐘樹的設計是非常重要的，數(shù)字系統(tǒng)中一切的電路行為都是在時鐘的嚴格同步下進行的。系統(tǒng)中的時鐘負載很大，而且遍布整個芯片。這樣就造成了較大的本地時鐘間的相對延時，也叫時鐘偏斜(Clock Skew)，時鐘偏斜嚴重影響電路的同步，會造成時序紊亂。延時延時最大芯片平面時鐘輸入延時為零abdc第八張，PPT共三十六頁，創(chuàng)作于2022年6月2022/8/149時鐘樹 時鐘樹綜合就是為了保證時鐘的設計要求，對芯片的時鐘網(wǎng)絡進行重新設計的過程，包括:時鐘樹的生成緩沖的插入時鐘網(wǎng)絡的分層時鐘網(wǎng)絡形式最常用的時鐘網(wǎng)絡是H-樹和平衡樹最常用的兩種時鐘網(wǎng)絡

7、時鐘樹主干時鐘樹主干時鐘源時鐘源第九張，PPT共三十六頁，創(chuàng)作于2022年6月2022/8/1410 一些時鐘樹的實例不含時鐘樹 零歪斜時鐘樹 可變時間時鐘樹第十張，PPT共三十六頁，創(chuàng)作于2022年6月2022/8/1411時鐘樹插入及增加驅動器時鐘信號延時與具體的版圖密切相關，所以在邏輯綜合的時候一般忽略時鐘的處理，而在布局布線設計中進行插入時鐘樹操作。為了實現(xiàn)時鐘延時的總體平衡，對時鐘信號進行樹狀插入驅動(buffer)。一個插入驅動的時鐘分配樹DEC Alpha 21164 CPU時鐘樹的例子第十一張，PPT共三十六頁，創(chuàng)作于2022年6月2022/8/1412布線布線是根據(jù)電路連接的

8、關系，在滿足工藝規(guī)則和電學性能的要求下，在指定的區(qū)域內(nèi)完成所需的全部互連，同時盡可能地對連線長度和通孔數(shù)目進行優(yōu)化。完成預布線以后，一些特定網(wǎng)絡的布線，如時鐘、總線等一些關鍵路徑需要嚴格保證其時序要求；在布線中，這些關鍵路徑的布線被賦予較高的優(yōu)先級，有時甚至進行手工布線。全局布線布線工具首先把版圖區(qū)域劃分為不同的布線單元，同時建立布線通道；對連線的網(wǎng)絡連接方向和占用的布線資源(布線通道和過孔)、連線的最短路徑等進行確定；對布線的擁塞程度進行估計，調整連線網(wǎng)絡過度擁塞的部分。第十二張，PPT共三十六頁，創(chuàng)作于2022年6月2022/8/1413版圖檢查與驗證DRC:Design Rule Che

9、ck設計規(guī)則檢查ERC:Electronic Rule Check電學設計規(guī)則LVS:Layout vs Schematic Check網(wǎng)表一致性檢查版圖設計規(guī)則檢查網(wǎng)表與參數(shù)提取版圖網(wǎng)表電學規(guī)則檢查后仿真網(wǎng)表一致性檢查原理圖網(wǎng)表第十三張，PPT共三十六頁，創(chuàng)作于2022年6月2022/8/1414設計規(guī)則檢查(DRC, Design Rule Check)設計規(guī)則是以器件的特征尺寸為基準，根據(jù)制造工藝水平及其它考慮，制定出的一整套關于各掩膜相關層上圖形自身尺寸及圖形間相對尺寸的允許范圍。設計規(guī)則檢查則是檢查版圖中各掩膜相關層上圖形的各種尺寸，保證無一違反規(guī)定的設計規(guī)則。設計規(guī)則的范圍很寬，項

10、目繁多，但其中多數(shù)規(guī)則是關于圖形邊與邊之間的距離規(guī)范，包括寬度檢查、面積檢查、內(nèi)間距檢查和外間距檢查。第十四張，PPT共三十六頁，創(chuàng)作于2022年6月2022/8/1415電學設計規(guī)則(ERC, Electronic Rule Check) 電學設計規(guī)則檢測出沒有電路意義的連接錯誤，（短路、開路、孤立布線、非法器件等），介于設計規(guī)則與行為級分析之間，不涉及電路行為實現(xiàn)：提取版圖網(wǎng)表，ERC軟件網(wǎng)表提取工具：邏輯連接復原第十五張，PPT共三十六頁，創(chuàng)作于2022年6月2022/8/1416網(wǎng)表一致性檢查(LVS, Layout vs Schematic Check)LVS是指把從版圖中根據(jù)器件與

11、節(jié)點識別提取出的電路同原設計的電路進行對比檢查，要求兩者在結構上達到一致。 LVS要對比檢查的結構單元，版圖中提取出的電路和原設計的網(wǎng)表必須化作同一形式的網(wǎng)表結構，即相同形式的結構單元的互聯(lián)，兩者才具有可比性。如果兩者不一致，其錯誤大體分為兩類：不一致點（節(jié)點不一致、器件不一致）失配器件實現(xiàn)：網(wǎng)表提取，LVS軟件第十六張，PPT共三十六頁，創(chuàng)作于2022年6月2022/8/1417后仿真是指版圖完成后提取芯片內(nèi)部寄生參數(shù)后的得到最準確的門延時和互連線延時的仿真。后仿真包括：邏輯仿真、時序分析、功耗分析、電路可靠性分析等輸出結果所有檢查驗證無誤，布圖結果轉換為GDSII格式的掩膜文件。然后通過掩

12、膜版發(fā)生器或電子束制版系統(tǒng)，將掩膜文件轉換生成掩膜版。后仿真設計成功！第十七張，PPT共三十六頁，創(chuàng)作于2022年6月2022/8/14186.2 SOC技術簡介基本概念SOC：System on chip 片上系統(tǒng)系統(tǒng)集成芯片Soc基本特征：SOC是VLSI技術的最新產(chǎn)物。SOC是實現(xiàn)現(xiàn)代電子系統(tǒng)的重要途徑。SOC技術涉及：集成電路制造技術；設計技術；電子系統(tǒng)設計理論；軟件工程等。SOC芯片采用超深亞微米（VDSM）或納米IC制造技術。SOC的復雜性！絕大多數(shù)設計廠商不可能覆蓋全部技術領域，不可能也沒有必要在設計上完全采用自主設計方法。大量采用IP核來完成設計已成為一種趨勢。第十八張，PPT

13、共三十六頁，創(chuàng)作于2022年6月2022/8/1419 IP核軟核 是用可綜合的RTL描述或者通用庫元件的網(wǎng)表形式表示的可復用模塊。用戶須負責實際的實現(xiàn)和版圖。固核 是指在結構和拓撲針對性能和面積通過版圖規(guī)劃，甚至可用某種工藝技術進行優(yōu)化的可復用模塊。它們以綜合好的代碼或通過庫元件的網(wǎng)表形式存在。硬核 是指在性能、功率和面積上經(jīng)過優(yōu)化并映射到特定工藝技術的可復用模塊。它們以完整的布局布線的網(wǎng)表和諸如GDSII（一種版圖數(shù)據(jù)文件格式）格式的固定版圖形式存在。分類可移植性聯(lián)合性易用性價格軟核好高高高固核中中中中硬核差低低低第十九張，PPT共三十六頁，創(chuàng)作于2022年6月2022/8/1420 SO

14、C組成結構用戶設計的算法模塊CPU模塊DSP模塊Memory模塊模-數(shù)轉換器(ADC)、數(shù)-模轉換器(DAC)鎖相環(huán)(PLL)運算放大器(OpAmp)電壓調節(jié)器(Band ap Voltage Reference)晶振單元直流電壓轉換器(DC-DC converter)I/O模塊無線傳輸模塊圖像處理模塊第二十張，PPT共三十六頁，創(chuàng)作于2022年6月2022/8/1421SOC組成結構第二十一張，PPT共三十六頁，創(chuàng)作于2022年6月2022/8/1422SOC應用領域第二十二張，PPT共三十六頁，創(chuàng)作于2022年6月2022/8/1423 SOC設計SOC芯片設計: 芯片設計=系統(tǒng)設計;SO

15、C的設計包括：芯片設計測試方法設計軟件系統(tǒng)設計PCB 板設計系統(tǒng)和分系統(tǒng)設計SOC的設計涉及領域：系統(tǒng)硬件軟件測試等學科 各領域的界線越來越模糊，趨向融合。SOC芯片的設計同樣按層次劃分，與VLSI 設計方法一致，同樣分為：系統(tǒng)設計、行為設計、結構設計、邏輯設計、電路設計、版圖設計，第二十三張，PPT共三十六頁，創(chuàng)作于2022年6月2022/8/1424 SOC芯片設計流程系統(tǒng)功能定義HDL Description內(nèi)部表示硬件結構生成軟件結構生成聯(lián)合驗證芯片結構設計芯片邏輯設計芯片電路設計芯片版圖設計軟件系統(tǒng)設計測試方案設計PCB設計系統(tǒng)總成第二十四張，PPT共三十六頁，創(chuàng)作于2022年6月2

16、022/8/1425 基于平臺的SOC設計方法在超深亞微米（納米）工藝階段：SoC架構設計的工作量將超過物理設計；嵌入式軟件開發(fā)的工作量將超過硬件設計；需要大幅縮減架構開發(fā)時間，更早地進行軟件開發(fā)并完成SoC驗證，才能保證SoC芯片的上市時間并控制設計成本。目前，解決SoC技術瓶頸的方法就是提高設計的抽象級，采用基于平臺的方法設計SoC芯片?；谄脚_的SoC設計方法帶來一系列新的變化：硬件描述語言傾向于采用C+/SystemC及其方法來仿真SoC和嵌入式軟件，可比傳統(tǒng)的RTL方法快50萬倍。改VLSI設計的自頂向下方法為層次性設計方法；在RTL實現(xiàn)之前，使用最優(yōu)的系統(tǒng)模型或虛擬原型并行開發(fā)應用

17、軟件和系統(tǒng)軟件，效率要比在RTL/C級驗證快幾個數(shù)量級。使用模型構建可復用設計平臺，可快速造就新的派生設計。第二十五張，PPT共三十六頁，創(chuàng)作于2022年6月2022/8/1426 MPEG算法 視頻處理 雷達信號處理器 Cadence的SoC Encounter設計平臺 Mentor的Platform Express設計平臺 Synopsys的Galaxy設計平臺 ARM的PrimeXsys+RealView設計平臺 Altera DSP/SOPC Builder設計平臺 ARM公司的CPU系列 Motorola公司的系列 Artisan公司的系列 TI公司的DSP系列 Altera公司Ni

18、os系列Customer自主設計模塊EDA工具IP核提供商（嵌入式系統(tǒng)）第二十六張，PPT共三十六頁，創(chuàng)作于2022年6月2022/8/14276.3 VLSI設計發(fā)展方向VLSI發(fā)展趨勢先進工藝(高集成度、低功耗）系統(tǒng)化設計方法（SOC，SOPC，結構化ASIC）EDA技術 FPGA發(fā)展趨勢向高密度、高速度、寬頻帶方向發(fā)展向低成本、低價格的方向發(fā)展向低電壓、低功耗和綠色化方向發(fā)展結構化ASIC可編程片上系統(tǒng)SOPC動態(tài)可重配置DRFPGA單片群集器COD第二十七張，PPT共三十六頁，創(chuàng)作于2022年6月2022/8/1428ALTERA StratixII顛覆了四輸入查找表(LUT)是FPG

19、A最佳選擇的傳統(tǒng)觀念,輸入數(shù)可變的自適應邏輯模塊(ALM)作為FPGA的基本結構單元TSMC 90nm工藝，9層金屬，1.2內(nèi)核電壓ALM數(shù)目:6240-71760；等效邏輯單元(LE)數(shù)目:15.6-17.94萬個，而130 nm Stratix FPGA的最大容量是8萬個邏輯單元DSP（包含4個18*18乘法器）數(shù)目：12-96PLL數(shù)目：6-12最大可用I/O數(shù)目：358-1158RAM數(shù)目：M512 RAM：104-930；M4K RAM：78-768；M-RAM（512K）：0-9Stratix-II比第一代Stratix器件的邏輯利用率平均提高了25%；性能快50%。Stratix

20、II器件使用了128位密鑰的高級加密標準（AES）算法對配置的比特流進行加密， 密鑰存放在外部配置器件中，可以對QuartusII軟件生成的加密配置文件進行解密，不需要外部電池。1.高密度、高速度、寬頻帶第二十八張，PPT共三十六頁，創(chuàng)作于2022年6月2022/8/14292、低成本、低價格第二十九張，PPT共三十六頁，創(chuàng)作于2022年6月2022/8/14303、低電壓、低功耗和綠色化Xilinx為用戶提供1.2v,1.5v,1.8v,2.5v，3.3v和5v可編程邏輯系列選擇Altera為用戶提供1.5v,1.8v,2.5v，3.3v和5v可編程邏輯系列選擇第三十張，PPT共三十六頁，創(chuàng)

21、作于2022年6月2022/8/14314、結構化ASIC復雜功能FPGA設計，考慮通過技術上的融合在ASIC與FPGA之間尋找一條“中間道路”。LSI Logic、NEC 、AMISemiconductor、Fujitsu、Chip Express、Lightspeed 、Semiconductor和Altera等都是結構化ASIC技術的推動者結構化ASIC核心思路具有類似FPGA粗顆粒邏輯單元的門電路陣列派生產(chǎn)品預先在硅片上嵌入必要的功能電路模塊，開發(fā)者只需要對少數(shù)的金屬布線層進行個性化編程以完成設計，不需要象ASIC設計那樣設計芯片所有掩模層需要更少的可由用戶配置的金屬層和通孔層結構化A

22、SIC獨特的開發(fā)方法使得其很難在短期內(nèi)得到更多開發(fā)工具商的支掩模成本的大幅降低0.13m工藝的每項結構化ASIC設計的掩模費用大約為10萬美元，而相同工藝條件下ASIC設計其掩模成本將達到65萬美元。結構化ASIC市場將從2002年的110萬美元增加到2007年的8.48億美元。隨著工藝線寬的減小，結構化ASIC在掩模成本上的經(jīng)濟性將更加明顯第三十一張，PPT共三十六頁，創(chuàng)作于2022年6月2022/8/14325、片上可編程系統(tǒng)SOPCSOPC含義 是一種特殊的嵌入式微處理器系統(tǒng)它是片上系統(tǒng)（SOC），單個芯片完成整個系統(tǒng)的主要功能它是可編程系統(tǒng)，具有靈活的設計方式，可裁減、可擴充、可升級，

23、并具備軟硬件在系統(tǒng)可編程的功能SOPC的基本特征嵌入式處理器IP Core為核心（多處理器）具有小容量片內(nèi)高速RAM資源豐富的IP Core資源可供靈活選擇（ASIC）足夠的片上可編程邏輯資源處理器調試接口和FPGA編程接口共用或并存可能包含部分可編程模擬電路單芯片、低功耗、微封裝SOPC優(yōu)點降低成本，提高系統(tǒng)整體性能縮短設計迭代周期：FPGA設計靈活，設計迭代周期短降低硬件系統(tǒng)設計風險極大程度提高設計靈活性，可重構、可升級第三十二張，PPT共三十六頁，創(chuàng)作于2022年6月2022/8/14336、動態(tài)可重配置DRFPGA（Dynamically Reconfigurab le FPGA）靜態(tài)

24、可重配置： 在上電以后, 將存放在FPGA 外部的非易失性存儲器中的配置數(shù)據(jù)一次性加載到FPGA 內(nèi)部的配置存儲器SRAM 中。在系統(tǒng)運行期間, SRAM 中的配置數(shù)據(jù)始終保持不變。當系統(tǒng)再次啟動時, 則可以通過加載不同的配置數(shù)據(jù)來改變FPGA 的邏輯功能。動態(tài)可重配置： 指在系統(tǒng)運行期間, 隨時可以通過對FPGA 的重新配置來改變其邏輯功能, 而且并不影響系統(tǒng)的正常運行。FPGA 邏輯功能的改變在時間上保持動態(tài)連續(xù)。能夠動態(tài)地改變數(shù)字邏輯系統(tǒng)的功能。必要性大提高數(shù)字邏輯系統(tǒng)的自適應能力提高對邏輯資源的利用率：對某些字邏輯系統(tǒng), 并非其所有的邏輯在任何時刻都處在激活或工作狀態(tài), 可以將整個設計從時間上分解成多個模塊,