微電子工藝學(xué)：第八章 工藝集成與IC制造

1、微電子工藝學(xué)Microelectronic Processing第八章 工藝集成與IC制造在微波、光電及功率器件的應(yīng)用上通常是采用分立器件(discrete devices)例如，碰撞電離雪崩渡越時(shí)間二極管(IMPATT)用作微波產(chǎn)生器、激光當(dāng)作光源、可控硅器件(thyristor)作為高功率的開關(guān)然而，大部分的電子系統(tǒng)是將有源器件(如晶體管)及無源器件(如電阻、電容和電感)一起構(gòu)建在單晶半導(dǎo)體襯底(substrate)上，并通過金屬化的形式互連(interconnect)而形成集成電路(IC)。集成電路擁有許多需通過打線連接(wire bonding)的分立器件所沒有的優(yōu)點(diǎn)這些優(yōu)點(diǎn)包括：降低

2、互連的寄生效應(yīng)，因?yàn)榫哂卸鄬咏饘龠B線的集成電路，可大幅度降低全部的連線長度；可充分利用半導(dǎo)體晶片(wafer)的空間和面積(real estate)，因?yàn)槠骷梢跃o密地布局在IC芯片(chip，或譯晶粒)內(nèi)；大幅度降低制造成本，因?yàn)榇蚓€連接是一項(xiàng)既耗時(shí)又易出錯(cuò)的工作。8.1 概述下圖為IC制造主要步驟間的相互關(guān)系。IC制造使用具有特定阻值和晶向的拋光晶片(polished wafers)作為起始材料，薄膜淀積的步驟包含熱氧化生長氧化層、淀積形成多晶硅、介電層及金屬薄膜形成。8.1 概述薄膜的形成通常在光刻工藝(lithography)或雜質(zhì)摻雜(doping)之前，在光刻工藝之后，一般接著進(jìn)行

3、刻蝕(etching)，接下來則通常是另一雜質(zhì)摻雜或是薄膜淀積。用掩模版依序地將圖樣(pattern)一層一層地移轉(zhuǎn)到半導(dǎo)體晶片的表面上，IC工藝即大功告成。8.1 概述制造工藝結(jié)束之后，每片晶片包含著數(shù)以百計(jì)的相同長方形的芯片(chips or dice)。芯片通常邊長介于1mm20mm，如圖(a)所示。這些芯片用金剛石鋸或激光切割分隔開。圖(b)所示為一已切割的芯片，圖(c)為單個(gè)MOSFET及雙極型晶體管的頂視圖。8.1 概述由圖可看出一個(gè)器件在一個(gè)芯片內(nèi)所占的相對(duì)大小。在分離芯片之前，每個(gè)芯片都要經(jīng)過電性測(cè)試，有缺陷的芯片通常以黑色墨水打印上記號(hào)，好的芯片則被選出來封裝以便在適當(dāng)?shù)臏囟?/p>

4、、電性和金屬連線的環(huán)境下應(yīng)用于電子系統(tǒng)。8.1 概述8.1 概述 IC芯片可能只含有少量器件(如晶體管、二極管、電阻、電容等)，但也往往含有超過十億個(gè)器件。 自從1959年的單片集成電路發(fā)明以來，最新(state of the art)IC芯片上的器件數(shù)量一直呈指數(shù)增長。 我們通常用復(fù)雜程度來標(biāo)稱一個(gè)IC，如具有100個(gè)器件的芯片稱為小規(guī)模集成電路(SSI)，達(dá)1 000個(gè)器件者稱為中規(guī)模集成電路(MSI)，達(dá)100000個(gè)器件以上者稱為大規(guī)模集成電路(LSI)，高達(dá)107個(gè)器件者為超大規(guī)模集成電路(VLSI)，而含有更多數(shù)目的器件數(shù)量的芯片則稱為甚大規(guī)模集成電路(ULSI)。 后面我們將介紹

5、兩個(gè)ULSI芯片，一個(gè)為包含超過4 200萬個(gè)器件的32位微處理器和一個(gè)具有超過20億個(gè)器件的1G位動(dòng)態(tài)隨機(jī)存儲(chǔ)器(DRAM)。8.1 概述集成電路電阻為了形成集成電路電阻，可以淀積一層具有阻值的薄膜在硅襯底上，然后利用光刻技術(shù)和刻蝕定出其圖樣。也可以在生長于硅襯底上的熱氧化層上開窗。然后注入(或是擴(kuò)散)相反導(dǎo)電型雜質(zhì)到晶片內(nèi)。右圖為利用后者方法形成的兩個(gè)電阻的頂視圖和截面圖，一個(gè)是曲折型，另一個(gè)是直條型。8.2 無源器件由如圖所示的掩模版定義出不同的幾何圖樣，可同時(shí)在一個(gè)集成電路中制造出許多不同阻值的電阻。因?yàn)閷?duì)所有電阻而言工藝步驟是相同的，因此將電阻值的大小分成兩部分是很方便的：由離子注入

6、(或是擴(kuò)散)工藝決定薄層電阻(Rs)；由圖樣尺寸決定L/W比例。一旦Rs已知，電阻值可以由L/W的比例得知，或是由電阻圖樣中的方塊數(shù)目得知(每個(gè)方塊的面積為WW)。端點(diǎn)接觸面積會(huì)增加額外的電阻值至集成電路電阻中。就圖中類型的電阻，每個(gè)端點(diǎn)接觸對(duì)應(yīng)到大約0.65個(gè)方塊；對(duì)曲折型電阻而言，在彎曲處的電場(chǎng)線分布不是均勻地跨過電阻的寬度，而是密集于內(nèi)側(cè)的轉(zhuǎn)角處。因此在彎曲處的一個(gè)方塊并不準(zhǔn)確地等于一個(gè)方塊，而是約為0.65個(gè)方塊。8.2 無源器件電阻制備工藝流程8.2 無源器件電阻計(jì)算方法 集成電路中的電阻厚度一定，因此電阻與平面尺寸有關(guān)： 其中：L 是條形電阻的長度，W 是寬度，Rs是方塊電阻，由注

7、入擴(kuò)散工藝決定。一旦 Rs已知，電阻值就由L / W決定。集成電路中的折線形電阻8.2 無源器件8.2 無源器件試求一個(gè)如圖所示， 90m長，10m寬的電阻器的電阻值，已知方塊電阻等于1 k/。電阻器的端頭接觸會(huì)引起附加電阻，一個(gè)端頭接觸近似于0.65個(gè)方塊。解：電阻器由9個(gè)方塊組成，兩個(gè)端頭接觸相當(dāng)于1.3個(gè)方塊，則電阻值等于：(91.3)1k/10.3 k集成電路電容基本上，在集成電路中有兩種電容：MOS電容和p-n結(jié)電容。MOS(metal oxide-semi-conductor)電容的制造是利用一個(gè)高濃度區(qū)域(如發(fā)射極區(qū)域)作為一個(gè)電極板。上端的金屬電極作為另一個(gè)電極板，中間的氧化層

8、當(dāng)作介電層。MOS電容的頂視圖和截面圖如圖 (a)所示。8.2 無源器件 MOS 電容器件結(jié)構(gòu)：采用一個(gè)重?fù)诫s區(qū)域(如發(fā)射極區(qū)域)為一個(gè)極板，上端金屬層為另一個(gè)極板，介于中間的氧化物作為介質(zhì)。制備方法：a. 在襯底上熱生長一層厚氧化物，光刻形成窗口，并刻蝕掉氧化物；b. 在窗口處注入/擴(kuò)散形成p摻雜區(qū)域，周圍的厚氧化物作為掩模；c. 在窗口處再熱生長一層薄氧化物 d. 金屬化。集成的MOS電容8.2 無源器件為了形成MOS電容，一層利用熱氧化的厚氧化層生長在硅襯底上。接著，利用光刻技術(shù)在氧化層上定義出一個(gè)窗口，然后進(jìn)行氧化層刻蝕以周圍的厚氧化層當(dāng)作掩蔽層，利用擴(kuò)散或是離子注入在窗口區(qū)域內(nèi)形成p

9、+區(qū)域。然后, 一層熱氧化的薄氧化層生長在窗口區(qū)域，接下來則是金屬化的步驟。8.2 無源器件 此時(shí)，單位面積的電容為：其中 是硅氧化物的介電常數(shù)( )，d是氧化層厚度。由于下極板為重?fù)诫s材料，MOS 電容基本上與加在兩端的電壓無關(guān)，同時(shí)也減小了與之相關(guān)的串聯(lián)電阻。8.2 無源器件為了增加電容值，人們開始研究具有較高介電常數(shù)的絕緣體，如氮化硅(Si3N4)及五氧化二鉭(Ta2O5)，其介電常數(shù)分別為7和25。因?yàn)殡娙莸南码姌O板是高濃度材料，因此MOS電容值與所加偏壓無關(guān)。高濃度材料的下電極可同時(shí)降低串聯(lián)電阻。計(jì)算：下面情況下，4 m2 面積的 MOS 電容介質(zhì)存儲(chǔ)的電荷是多少？電子的數(shù)量是多少？

10、兩種情況下電壓均為 5 V：a. 以10 nm 厚 SiO2 為介質(zhì)；b. 以 5 nm 厚Ta2O5(介電常數(shù)25)為介質(zhì)。解：以10nm厚SiO2為介質(zhì)，則電量： 那么，電子數(shù)量為： 如果以 5 nm 厚Ta2O5為介質(zhì)，電量： 則電子數(shù)量為：8.2 無源器件p-n結(jié)電容：在IC中，有時(shí)用p-n結(jié)作電容。N+-p結(jié)電容的頂視圖與截面圖如圖(b)所示。作為一個(gè)電容時(shí)這個(gè)器件通常為反向偏壓，也就是p區(qū)域?qū)+區(qū)域而言是反向偏壓。P-n結(jié)的電容值并非為一常數(shù)，而是隨著(VR+Vbi)-1/2變化，此處VR是外加的反向偏壓，而Vbi為內(nèi)建電勢(shì)。串聯(lián)電阻則高于MOS電容，因?yàn)閜區(qū)域具有較p+區(qū)域高的

11、阻值。8.2 無源器件一個(gè)面積為4m2的電容，具有如下兩種介電層，其所儲(chǔ)存的電荷和電子數(shù)目為多少？假設(shè)這兩種情況外加電壓皆為5V。(1)厚度為10nm的SiO2；(2)厚度為5nm的Ta2O5。解：(1) 6.910-14C或 Qs=6.910-14C/q=4.3105個(gè)電子(2)將介電常數(shù)3.9換成25，厚度由10nm變?yōu)?nm后，得到：Q 8.8510-13C 或 Qs= 8.8510-13C/q=5.53106個(gè)電子 8.2 無源器件集成電路電感已被廣泛地應(yīng)用在V族的單片微波集成電路上(MMIC)。隨著硅器件速度的增加及多層金屬連線技術(shù)的進(jìn)步，在以硅器件為主的無線電射頻(rf)和高頻應(yīng)用

12、上，集成電路電感已經(jīng)越來越受到注意。利用IC工藝可以制作出各式各樣的電感，其中最普遍的為薄膜螺旋形電感。圖(a)與(b)為在硅襯底上，具有兩層金屬螺旋形電感的頂視圖和截面圖。8.2 無源器件為了形成一個(gè)螺旋形的電感，可利用熱氧化或是淀積方式在硅襯底上形成一層厚氧化層。然后，淀積第一層金屬作為電感的一端。接著淀積另一層介電層在第一層金屬上。利用光刻方式定義并刻蝕氧化層形成通孔(via)，接著淀積第二層金屬并且將通孔填滿。螺旋形電感可在作為電感第二端的第二層金屬上被定義及刻蝕出來。8.2 無源器件為了評(píng)價(jià)這個(gè)電感，品質(zhì)因子(quality factor)Q是一個(gè)重點(diǎn)考慮的因素。Q被定義為Q=L/R

13、，此處L、R及分別為電感、電阻值及頻率。Q值越高，來自電阻的損失就越小，因此，電路的特性越佳。圖(c)為等效電路模型。R1是金屬本身的電阻，Cp1和Cp1 是金屬線和襯底問的耦合電容，Rsub1和Rsub2分別為金屬線下硅襯底的電阻值。一開始Q值隨著頻率成線性增加，接著在較高頻率下由于寄生電阻與電容的影響，Q值會(huì)下降。8.2 無源器件可以采取一些方法用來改善Q值。第一種方法是使用低介電常數(shù)(小于3.9)材料來降低Cp1；另一種方法為使用厚膜金屬或是低阻值金屬(如銅、金去取代鋁)來降低R1；第三種方法是使用絕緣襯底如藍(lán)寶石上硅(silicon-on-sapphire)，玻璃上硅(silicon-

14、on-glass)或石英來降低Rsub的損失。為了得到薄膜電感的正確值，必須使用復(fù)雜的模擬軟件，如電腦輔助設(shè)計(jì)，來做電路模擬及電感優(yōu)化薄膜電感的模型必須考慮金屬的電阻、氧化層的電容、金屬線與線問的電容、襯底的電阻、對(duì)襯底的電容及金屬線本身和金屬線的互感因此和集成電容或電阻相比，更難以計(jì)算集成電感的大小一個(gè)用來估計(jì)方形平面螺旋形電感的簡(jiǎn)單方程式如下：此處0是真空磁導(dǎo)率，L為電感(單位為亨，H)，n為電感圈數(shù)，r為螺旋半徑(單位為米，m)8.2 無源器件對(duì)一個(gè)具有10nH電感值的集成電感而言，如果電感圈數(shù)為20，則所需的半徑為多少？解：根據(jù)得：r=1010-9/(1.210-6202) 2.081

15、0-5m=20.8m8.2 無源器件在IC的應(yīng)用上，特別是在VLSI與ULSI方面，為了符合高密度的要求，雙極型(bipolar)晶體管的尺寸必須縮小，下圖為最近幾年來雙極型晶體管尺寸的縮小情況。8.3 雙極型晶體管技術(shù)在IC上的雙極型晶體管和分立的晶體管相比，最主要的差別在于所有電極的接觸都位于IC晶片的上表面。且每個(gè)晶體管必須電隔離以免器件間相互作用。1970年之前，利用p-n結(jié)圖(a)提供橫向和垂直隔離，此橫向p隔離區(qū)域相對(duì)于n型集電區(qū)始終被反向偏置。8.3 雙極型晶體管技術(shù)1971年，熱氧化形成的氧化層被用作橫向隔離，基區(qū)與集電區(qū)的接觸可緊鄰隔離區(qū)域，器件尺寸大幅縮小圖(b)。20世紀(jì)

16、70年代中期，發(fā)射區(qū)延伸到氧化層的邊界上，面積更為縮減圖(c)。目前，所有橫向和垂直尺寸已經(jīng)縮小，發(fā)射區(qū)長條寬度的尺寸已進(jìn)入亞微米范圍圖(d)。8.3 雙極型晶體管技術(shù)雙極型工藝的發(fā)展采用反偏p-n結(jié)隔離的標(biāo)準(zhǔn)埋層雙極晶體管(SBC：standard buried collector transistor)、收集區(qū)擴(kuò)散隔離雙極晶體管(CDI：collector diffused isolation transistor)以及三擴(kuò)散層雙極晶體管(3D，triple diffused transistor)，是早期的雙極型晶體管工藝；多晶硅自對(duì)準(zhǔn)雙極晶體管，是先進(jìn)的雙極型晶體管工藝。盡可能與CMO

17、S工藝兼容是雙極型工藝發(fā)展的趨勢(shì)。近年來，先進(jìn)的雙極型晶體管制備大量采用了CMOS 新工藝，如先進(jìn)的隔離技術(shù)、多晶硅發(fā)射極、自對(duì)準(zhǔn)結(jié)構(gòu)和異質(zhì)結(jié)雙極晶體管技術(shù)等。8.3 雙極型晶體管技術(shù)基本制作程序大部分用于IC的雙極型晶體管為n-p-n型，因?yàn)樵诨鶇^(qū)部分的少數(shù)載流子(電子)有較高的遷移率，使它比p-n-p型具有較快的速度表現(xiàn)。下圖顯示一個(gè)n-p-n雙極型晶體管，其中氧化層作為橫向隔離，n+-p結(jié)作為垂直隔離。橫向氧化層隔離方法不只降低器件尺寸，也降低了寄生電容，此乃因SiO2有較低的介電常數(shù)(SiO2為3.9，硅為11.9)。下面我們將討論用來制作如圖所示晶體管的主要工藝步驟。8.3 雙極型晶

18、體管技術(shù)對(duì)于n-p-n雙極型晶體管而言，其原始材料為P型、輕摻雜(約1015cm-3)、或晶向、拋光的硅晶片。因?yàn)榻Y(jié)形成在半導(dǎo)體內(nèi)，所以晶格方向的選擇不像MOS器件那般重要。第一步是先形成埋層(buried layer)，這一層的主要目的是減少集電區(qū)的串聯(lián)電阻。利用熱氧化法，在晶片上形成一厚氧化層(0.51m)，然后在氧化層上開出一個(gè)窗將精確地控制低能量砷離子(約30 keV，約1015cm-2)注入到開窗區(qū)域，作為預(yù)淀積(predeposit)圖(a)。接著，用一高溫(約1 100oC)再分布的步驟，形成約具有20 /口電阻的n+埋層。8.3 雙極型晶體管技術(shù)第二步是淀積n型外延層。在去除表

19、面氧化層后，將晶片放人外延反應(yīng)爐，進(jìn)行外延生長，外延層的厚度和摻雜濃度取決于器件最終的應(yīng)用。模擬電路(有較高電壓作放大用)需要較厚的外延層(約10m)和較低的摻雜濃度(約51015cm-3)，然而數(shù)字電路(有較低電壓作開關(guān)用)則需要較薄的外延層(約3 m)和較高的摻雜濃度(約21016 cm-3)。圖(b)表示經(jīng)過外延工藝后器件的截面圖。要注意的是，從埋層有雜質(zhì)向外擴(kuò)散(outdiffusion)到外延層的現(xiàn)象產(chǎn)生。為了將外擴(kuò)散減至最低，應(yīng)使用低溫外延工藝及在埋層內(nèi)使用低擴(kuò)散系數(shù)的雜質(zhì)(如砷)。8.3 雙極型晶體管技術(shù)第三步是形成橫向氧化層隔離區(qū)域。一層薄的氧化層(約50nm)先以熱氧化方式生

20、長在外延層上，接著淀積氮化硅(約100nm)。如果氮化硅直接淀積在硅上而沒有一層薄的氧化層作墊層，在后續(xù)的高溫工藝中氮化硅會(huì)對(duì)硅晶片表面造成傷害。接著，使用光刻膠作為掩蔽層，將氮化硅一氧化層及約一半的外延層刻蝕掉圖(c)和(d)。然后，將硼離子注入裸露出的硅晶片內(nèi)圖(d)。8.3 雙極型晶體管技術(shù)隨后，除去光刻膠，并將晶片置入氧化爐管內(nèi)。因?yàn)榈栌蟹浅５偷难趸俾?，所以厚氧化層只?huì)在未受氮化硅保護(hù)的區(qū)域內(nèi)生長。隔離的氧化層通常長到某個(gè)厚度，使得氧化層表面和原本硅晶片表面形成同一平面以降低表面不平。這個(gè)氧化層隔離工藝稱作硅的局部氧化(LOCOS)。8.3 雙極型晶體管技術(shù)圖(a)為在去除氮化硅

21、之后的隔離氧化層的截面圖。由于析出效應(yīng)，注入的硼離子大部分在隔離氧化層下被推擠形成一p+層，這層被稱為p+溝道阻斷層(channel stop或簡(jiǎn)稱chanstop)，因?yàn)楦邼舛鹊膒型半導(dǎo)體可以防止表面反型(surface inversion)及消除在相鄰埋層問可能的高電導(dǎo)路徑(或溝道)。8.3 雙極型晶體管技術(shù)第四步是形成基極區(qū)域。用光刻膠作為掩蔽層保護(hù)器件的右半邊，然后注入硼離子(約1012cm-2)形成基極區(qū)域，如圖(b)所示。另一個(gè)光刻工藝則用來除去基區(qū)中心附近小面積區(qū)域之外的所有薄氧化層圖(c)。8.3 雙極型晶體管技術(shù)第五步是形成發(fā)射極區(qū)域。如圖(d)所示，基區(qū)接觸區(qū)域被光刻膠所形

22、成的掩蔽層保護(hù)，然后用低能量、高劑量(約1016cm-2)的砷離子注入形成n+發(fā)射區(qū)和n+集電區(qū)接觸區(qū)域。接著將光刻膠除去，最后一道金屬化步驟形成基區(qū)、發(fā)射區(qū)和集電區(qū)的接觸。在這基本的雙極型晶體管工藝中，有六個(gè)步驟是生長薄膜、六道光刻步驟、四次離子注入及四次刻蝕步驟。每個(gè)步驟必須精確地監(jiān)控，任何一步的失敗通常會(huì)導(dǎo)致晶片報(bào)廢而功虧一簣。8.3 雙極型晶體管技術(shù)雜質(zhì)分布右圖為一制作完成的晶體管沿垂直于表面且經(jīng)過發(fā)射區(qū)、基區(qū)和集電區(qū)的摻雜分布。發(fā)射區(qū)分布相當(dāng)陡，這是由于摻雜濃度依賴于擴(kuò)散系數(shù)。基區(qū)可用恒定摻雜總量擴(kuò)散的高斯分布來估計(jì)。集電區(qū)取決于外延區(qū)的摻雜量，然而在較大的深度時(shí)，會(huì)因埋層的外擴(kuò)現(xiàn)象

23、而增加。8.3 雙極型晶體管技術(shù)8.3 雙極型晶體管技術(shù)介質(zhì)隔離在前面所描述用于雙極型晶體管的隔離方法中，器件之間用其周圍的氧化層來隔離，而器件與襯底之間用一個(gè)n+-p結(jié)(埋層)來隔離。但在高電壓的應(yīng)用時(shí)，另一種稱做介質(zhì)隔離(dielectric isolation)的方式，被用來隔離形成很多個(gè)小區(qū)域的單晶半導(dǎo)體。這個(gè)方法是用介質(zhì)來隔離器件與襯底及其周圍相鄰的器件。右圖為介質(zhì)隔離的工藝順序。首先用高能氧離子注入，在晶向的n型硅襯底上生長一氧化層圖(a)。接著，晶片經(jīng)高溫退火工藝，使注入的氧離子與硅原子反應(yīng)形成氧化層。來自于離子注入的傷害也在退火工藝中被修補(bǔ)消除圖(b)。之后，可得到被完全隔離于

24、氧化層上的n型硅薄層(稱為絕緣層上硅，silicon-on-insulator，SOI)， 這個(gè)工藝稱為氧注入隔離。8.3 雙極型晶體管技術(shù)因?yàn)樯厦娴墓璞∧ず鼙?，因此用前述LOCOS工藝或先刻蝕出一個(gè)溝槽trench，圖(c)再用二氧化硅將其填滿圖(d)就可以很容易地形成隔離區(qū)域。接下來的工藝步驟是形成p型基區(qū)、n+型發(fā)射區(qū)和集電區(qū)，與前述方法幾乎相同。主要優(yōu)點(diǎn)：在發(fā)射極與集電極間的擊穿電壓高，可以超過數(shù)百伏，且和現(xiàn)今CMOS工藝整合相容，在混合高電壓和高密度集成電路上非常有用。8.3 雙極型晶體管技術(shù)自對(duì)準(zhǔn)多晶硅雙極型結(jié)構(gòu)在前面的工藝，需要另一道光刻工藝去定義用于分離基區(qū)與發(fā)射區(qū)接觸區(qū)域的氧

25、化層區(qū)域。這會(huì)造成在隔離區(qū)域內(nèi)有一大塊不起作用的器件面積，不但會(huì)增加寄生電容，也會(huì)增加導(dǎo)致晶體管特性衰退的電阻。降低這些不利效應(yīng)的最佳方法是使用自對(duì)準(zhǔn)(self aIigned)結(jié)構(gòu)。最常用的自對(duì)準(zhǔn)結(jié)構(gòu)具有雙多晶硅層結(jié)構(gòu)，并采用多晶硅填滿溝槽的先進(jìn)隔離技術(shù)，如下圖所示。8.3 雙極型晶體管技術(shù)右圖為自對(duì)準(zhǔn)雙多晶硅(n-p-n)雙極型結(jié)構(gòu)的制作步驟。晶體管是建構(gòu)在n型外延層上。利用反應(yīng)離子刻蝕，刻蝕出一個(gè)穿過n+次集電極區(qū)到p-襯底區(qū)、深5.0m的溝槽。然后生長一層薄熱氧化層，作為在溝槽底部進(jìn)行溝道阻斷硼離子注入時(shí)的屏蔽層。接著，用無摻雜的多晶硅填滿溝槽，再用厚的平坦場(chǎng)氧化層蓋住溝槽。8.3 雙

26、極型晶體管技術(shù)接著淀積第一多晶硅層并利用硼離子使其變?yōu)楦邠诫s濃度，此p+多晶硅(多晶硅1)將被當(dāng)作固態(tài)擴(kuò)散源(solid-phase diffusion source)，來形成非本征的基區(qū)(extrinsic base)與基區(qū)的電極。之后，以化學(xué)氣相淀積(CVD)的氧化層與氮化硅來覆蓋此多晶硅層圖 (a)；使用發(fā)射區(qū)掩模版定義出發(fā)射區(qū)面積區(qū)域；利用干法刻蝕工藝在CVD氧化層與多晶硅1上產(chǎn)生一個(gè)開口圖(b)。8.3 雙極型晶體管技術(shù)隨后，以熱氧化法在被刻蝕過的結(jié)構(gòu)上生長一層熱氧化層。此時(shí)高摻雜多晶硅的垂直側(cè)壁上也將同時(shí)生長一個(gè)較厚的側(cè)壁氧化層(大約0.10.4 m)。這側(cè)壁氧化層的厚度決定了在基

27、區(qū)與發(fā)射區(qū)接觸邊緣之間的間距。在熱氧化層生長的步驟時(shí)，來自多晶硅1的硼外擴(kuò)散到襯底圖(c)形成非本征的p+基極區(qū)域。因?yàn)榕饡?huì)橫向與縱向擴(kuò)散，所以非本征的基極區(qū)域能夠與接下來在發(fā)射區(qū)接觸下方形成的本征基極區(qū)域(intrinsic base)接觸。8.3 雙極型晶體管技術(shù)在生長氧化層之后，接著利用硼的離子注入形成本征基極區(qū)域圖(d)。這步驟可用來自對(duì)準(zhǔn)本征與非本征基極區(qū)域。在去除接觸位置上的所有氧化層后，接著淀積第二多晶硅層(多晶硅2)并將砷或磷注入。此n+多晶硅將作為形成發(fā)射極區(qū)域與發(fā)射區(qū)電極的固態(tài)擴(kuò)散源。然后，雜質(zhì)會(huì)從多晶硅2向外擴(kuò)散形成一個(gè)淺發(fā)射極區(qū)域。8.3 雙極型晶體管技術(shù)用基區(qū)與發(fā)射區(qū)

28、外擴(kuò)的快速退火步驟，有助于形成淺的發(fā)射區(qū)一基區(qū)結(jié)與集電區(qū)一基區(qū)結(jié)。最后，淀積鉑(Pt)薄膜并進(jìn)行燒結(jié)(sinter)以在n+多晶硅發(fā)射區(qū)與p+多晶硅基區(qū)的接觸上形成硅化鉑(PtSi)圖(e)。這種結(jié)構(gòu)可制作小于最小光刻尺寸的發(fā)射極區(qū)域。此乃因當(dāng)側(cè)壁氧化層形成時(shí)，側(cè)壁熱氧化層占據(jù)大于原先多晶硅的體積，此側(cè)壁氧化層將會(huì)填充部分接觸孔。因此，如果在每邊生長0.2m厚的側(cè)壁氧化層，0.8m寬的開口將大約縮至0.4m。8.3 雙極型晶體管技術(shù)標(biāo)準(zhǔn)埋層雙極晶體管(SBC)工藝流程a)埋層形成，n 注入，推進(jìn)；b)外延層生長；c) SiO2緩沖層淀積Si3N4阻擋層淀積、光刻；d)溝道阻斷注入形成 p-n

29、結(jié)隔離；n+ 埋 層n+n+8.3 雙極型晶體管技術(shù)e) 局部氧化；f)本征基區(qū)硼注入，推進(jìn)；g)接觸孔光刻；h)非本征基區(qū)硼注入，推進(jìn)。8.3 雙極型晶體管技術(shù)i) 發(fā)射區(qū)及集電區(qū)接觸注入，推進(jìn)；j)金屬化。8.3 雙極型晶體管技術(shù)多晶硅自對(duì)準(zhǔn)雙極晶體管的工藝流程隔離之后進(jìn)行P型重?fù)诫s的多晶硅和氧化層淀積發(fā)射區(qū)光刻8.3 雙極型晶體管技術(shù)熱生長氧化層的同時(shí)，p+ 摻雜多晶硅擴(kuò)散形成非本征基區(qū)本征基區(qū)注入(輕摻雜)8.3 雙極型晶體管技術(shù)n+多晶硅淀積，熱擴(kuò)散形成n+發(fā)射區(qū) 多晶硅發(fā)射極：改善電流增益，縮小器件縱向尺寸。 自對(duì)準(zhǔn)發(fā)射極和基區(qū)接觸：發(fā)射極和基區(qū)接觸直接對(duì)準(zhǔn)形成，不需兩次光刻，減小

30、器件內(nèi)部電極接觸之間的距離。8.3 雙極型晶體管技術(shù)8.4 MOSFET技術(shù)目前，MOSFET是ULSI電路中最主要的器件，因?yàn)樗杀绕渌N類器件縮小至更小的尺寸。MOSFET的主要技術(shù)為CMOS(CMOSFET，complementary MOSFET)技術(shù)，用此技術(shù)，n溝道與p溝道MOSFET(分別稱為NMOS與PMOS)可以制作在同一芯片內(nèi)。CMOS技術(shù)對(duì)ULSI電路而言特別具有吸引力，因?yàn)樵谒蠭C技術(shù)中，CMOS技術(shù)具有最低的功率消耗。右圖為近年來MOSFET的尺寸按比例縮小的趨勢(shì)。在20世紀(jì)70年代初期，柵極長度為7.5m，其對(duì)應(yīng)的器件面積大約為6000m。隨著器件的縮小，器件面積

31、也大幅度地縮小。對(duì)于一個(gè)柵極長度為0.5 m的MCSFET而言，器件面積可以縮小至小于早年MOSFET面積的1。預(yù)期器件的縮小化將會(huì)持續(xù)下去。在21世紀(jì)初，柵極長度將會(huì)小于0.10 m。8.4 MOSFET技術(shù)柵極源極漏極襯底四端 MOSFET 剖面NMOS：PMOS： 要得到良好受控的閾值電壓，需要控制：氧化層厚度、溝道中摻雜濃度、金屬半導(dǎo)體功函數(shù)以及氧化層電荷。8.4 MOSFET技術(shù)基本工藝下圖為一個(gè)尚未進(jìn)行最后金屬化工藝的n溝道MOSFET的透視圖。最上層為磷硅玻璃(PSG)，它通常用來作為多晶硅柵極與金屬連線間的絕緣體及可動(dòng)離子的吸雜層。8.4 MOSFET技術(shù)與雙極型晶體管比較，可

32、注意到MOSFET基本結(jié)構(gòu)較為簡(jiǎn)單。雖然這兩種器件都使用橫向氧化層隔離，雙極型晶體管則需要一個(gè)埋層n+-p結(jié)，但MOSFET不需要垂直隔離。MOSFET的摻雜分布不像雙極型晶體管那般復(fù)雜，所以摻雜分布的控制也就不那么重要。8.4 MOSFET技術(shù)制作一個(gè)n溝道MOSFET (NMOS)，其起始材料為p型、輕摻雜(約1015cm-3)、晶向、拋光的硅晶片。晶向的晶片比晶向的晶片好，因?yàn)槠浣缑嫦葳迕芏?interface trap density)大約是晶向上的十分之一。第一步工藝是利用LOCOS技術(shù)形成氧化層隔離。這道工藝步驟與雙極型晶體管工藝類似，都是先長一層薄的熱氧化層作為墊層(約35nm)

33、，接著淀積氮化硅(約150nm)圖(a)。8.4 MOSFET技術(shù)有源器件區(qū)域是利用光刻膠作為掩蔽層定義出的，然后通過氮化硅一氧化層的組合物進(jìn)行硼離子溝道阻斷注入圖(b)。接著，刻蝕未被光刻膠覆蓋的氮化硅層，在剝除光刻膠之后，將晶片置入氧化爐管，在氮化硅被去除掉的區(qū)域長一氧化層(稱為場(chǎng)氧化層，field oxide)，同時(shí)也注入硼離子。場(chǎng)氧化層的厚度通常為0.51 m。8.4 MOSFET技術(shù)第二步是生長柵極氧化層及調(diào)整閾值電壓。先去除在有源器件區(qū)域上的氮化硅一二氧化硅的組合物，然后長一層薄的柵極氧化層(小于10nm)。如圖(c)所示，對(duì)一個(gè)增強(qiáng)型n溝道的器件而言，注入硼離子到溝道區(qū)域來增加閾

34、值電壓至一個(gè)預(yù)定的值(如+0.5V)。對(duì)于一個(gè)耗盡型n溝道器件而言，注入砷離子到溝道區(qū)域用以降低閾值電壓(如-0.5 V)。8.4 MOSFET技術(shù)第三步形成柵極。先淀積一層多晶硅，再用磷擴(kuò)散或離子注入，將多晶硅變?yōu)楦邼舛葥诫s。使其薄層電阻達(dá)到典型的2030/。這個(gè)阻值對(duì)于柵極長度大于3m的MOSFET是適當(dāng)?shù)?，但?duì)于更小尺寸的器件而言，多晶硅化物(polycide)可用來當(dāng)作柵極材料以降低薄層電阻至1/左右。多晶硅化物為金屬硅化物與多晶硅的組合物，常見的有鎢的多晶硅化物(W-polycide)。8.4 MOSFET技術(shù)第四步形成源極與漏極。在柵極圖形完成后圖(d)，柵極可用作砷離子注入(約5

35、1015cm-2，30keV)形成源極與漏極的掩蔽層圖(a)，因此源極與漏極對(duì)柵極而言也具有自對(duì)準(zhǔn)效果，所以唯一造成柵漏極重疊的因素是由于注入離子的橫向散布(對(duì)于30keV的砷，上只有5nm)。如果在后續(xù)工藝中用低溫工藝將橫向擴(kuò)散降至最低，則寄生柵漏極電容與柵源極耦合電容將可比柵極溝道電容小很多。8.4 MOSFET技術(shù)最后一步是金屬化。先淀積磷硅玻璃(P-glass)于整片晶片上，接著通過加熱晶片，使其流動(dòng)以產(chǎn)生一個(gè)平坦的表面圖(b)。之后，在磷硅玻璃上定義和刻蝕出接觸窗。然后淀積一金屬層(如鋁)并定出圖形。完成后的MOSFET其截面如圖(c)所示。圖(d)為對(duì)應(yīng)的頂視圖。柵極的接觸通常被安

36、置在有源器件區(qū)域之外，以避免對(duì)薄柵極氧化層產(chǎn)生可能的傷害。8.4 MOSFET技術(shù)8.4 MOSFET技術(shù)對(duì)于一個(gè)柵極氧化層為5nm的MOSFET，可承受的最大柵極源極間的電壓為多少？假設(shè)氧化層擊穿電場(chǎng)為8MV/cm，襯底電壓為零。解：V=Ed=8106510-7=4(V)8.4 MOSFET技術(shù)存儲(chǔ)器器件存儲(chǔ)器是可以由位(bits)來儲(chǔ)存數(shù)字信息(或資料)的器件。許多存儲(chǔ)器芯片都利用NMOS技術(shù)來設(shè)計(jì)與制造。對(duì)于大多數(shù)的大容量存儲(chǔ)器而言，隨機(jī)存儲(chǔ)器(random access memory，RAM)結(jié)構(gòu)較被看好。在一個(gè)RAM中，存儲(chǔ)器細(xì)胞(簡(jiǎn)稱存儲(chǔ)單元，cell)以矩陣方式組織，可在任意順序

37、下存取信息(也就是儲(chǔ)存、擷取或是擦除)而和它們的實(shí)際位置無關(guān)。靜態(tài)隨機(jī)存儲(chǔ)器(SRAM)只要有電源供應(yīng)，就可以一直維持儲(chǔ)存的信息。SRAM基本上是一個(gè)可以儲(chǔ)存一位信息的觸發(fā)器電路(flip-flop)。一個(gè)SRAM存儲(chǔ)單元包含四個(gè)增強(qiáng)型MOSFET和兩個(gè)耗盡型MOSFET。耗盡型MOSFET可用無摻雜的多晶硅電阻取代以減小功率消耗。為了降低存儲(chǔ)單元面積與功率消耗而發(fā)展出了動(dòng)態(tài)隨機(jī)存儲(chǔ)器(DRAM)。圖(a)為由一個(gè)晶體管所構(gòu)成的DRAM存儲(chǔ)單元的電路圖，其中晶體管作為開關(guān)，而一位的信息則可存于儲(chǔ)存電容中。儲(chǔ)存電容的電壓代表存儲(chǔ)器的狀態(tài)。例如，+1.5V可定義成邏輯1而0V定義成邏輯0。通常儲(chǔ)存

38、的電荷會(huì)在數(shù)毫秒內(nèi)消失，主要是由于電容的漏電流所造成的，因此，動(dòng)態(tài)存儲(chǔ)器需要周期性地刷新(refresh)儲(chǔ)存的電荷。8.4 MOSFET技術(shù)圖(b)為DRAM存儲(chǔ)單元的版圖(layout)，圖(c)則為沿AA方向所對(duì)應(yīng)的截面圖。儲(chǔ)存電容利用溝道區(qū)域作下電極，多晶硅柵極作上電極，柵極氧化層則為介電層。行線(row line)為一金屬連線，用以減小由于寄生電阻(R)與寄生電容(C)產(chǎn)生的尺C延遲。列線(column line)則由n+擴(kuò)散所組成。8.4 MOSFET技術(shù)MOSFET內(nèi)部漏極用來作為儲(chǔ)存柵極下的反型層與傳輸柵極間的導(dǎo)電連接.通過使用雙層多晶硅(double-level polysi

39、licon)的方法可省去漏極區(qū)域，如圖(d)所示。第二個(gè)多晶硅電極由一層熱氧化層與第一層多晶硅隔開，這層熱氧化層在第二層電極被淀積形成前就被生長在第一層多晶硅上。因此，從行線來的電荷可以直接通過傳輸柵極與儲(chǔ)存柵極下的連續(xù)反型層輸運(yùn)至位于儲(chǔ)存柵極下的儲(chǔ)存區(qū)域。8.4 MOSFET技術(shù)為了符合高密度DRAM的要求，DRAM結(jié)構(gòu)已經(jīng)發(fā)展成具有堆疊式(stack)或溝槽式電容的三維空間架構(gòu)。下圖(a)顯示一個(gè)簡(jiǎn)單的溝槽式存儲(chǔ)單元結(jié)構(gòu)凹，其優(yōu)點(diǎn)為存儲(chǔ)單元的電容可通過增加溝槽深度來增加而不需增加存儲(chǔ)單元在硅晶片上的表面積。制作溝槽式存儲(chǔ)單元時(shí)，最主要的困難在于如何刻蝕出深溝槽。深溝槽需要圓形的底部轉(zhuǎn)角及在

40、溝槽壁上生長均勻的薄介電層。8.4 MOSFET技術(shù)圖(b)為一堆疊式存儲(chǔ)單元結(jié)構(gòu)。因?yàn)樵诖嫒【w管(access transistor)上堆疊儲(chǔ)存電容，所以儲(chǔ)存電容得以增加。利用熱氧化或是CVD氮化硅的方法可在兩層多晶硅電極中間形成介電層。因此，堆疊式結(jié)構(gòu)的工藝較溝槽式簡(jiǎn)單。8.4 MOSFET技術(shù)上圖為1G位DRAM芯片，這個(gè)存儲(chǔ)器芯片采用0.18m設(shè)計(jì)標(biāo)準(zhǔn)。溝槽式電容與其周邊電路是CMOS。芯片的面積為390mm2 (14.3mm27.3mm)。包含超過20億個(gè)器件，工作電壓為2.5V。一般安裝在可提供適當(dāng)散熱、有88個(gè)腳位的陶瓷封裝上。8.4 MOSFET技術(shù)SRAM與DRAM兩者都是

41、揮發(fā)性存儲(chǔ)器，亦即當(dāng)電源關(guān)掉后，所儲(chǔ)存的信息將會(huì)“灰飛煙滅”。相形之下，非揮發(fā)性存儲(chǔ)器則可在電源關(guān)掉后，仍保留信息。右圖(a)為一個(gè)有浮柵極(floating-gate)的非揮發(fā)性存儲(chǔ)器，它基本上是一個(gè)柵極變更過的傳統(tǒng)MOSFET。此復(fù)合式柵極由一個(gè)一般柵極(控制柵極)與一個(gè)被絕緣體包圍的浮柵極構(gòu)成。當(dāng)外加大的正電壓至控制柵極，電荷會(huì)由溝道區(qū)域穿過柵極氧化層注入到浮柵極內(nèi)；當(dāng)外加電壓移去時(shí)，注入的電荷可以長期儲(chǔ)存于浮柵極內(nèi)。要移除這個(gè)電荷，必須施加一個(gè)大的負(fù)電壓到控制柵極上，使得電荷可以注入回溝道區(qū)域內(nèi)。8.4 MOSFET技術(shù)另一種非揮發(fā)性存儲(chǔ)器是金屬-氮化硅-SiO2-半導(dǎo)體，如圖(b)所

42、示。當(dāng)加上正電壓時(shí)，電子可以隧穿(tunnel)過薄氧化層(約2nm)，在SiO2氮化硅界面被捕捉而成為儲(chǔ)存電荷。對(duì)于這兩種非揮發(fā)性存儲(chǔ)器，可用兩個(gè)串聯(lián)柵極電容表示其等效電路，如圖(c)所示。儲(chǔ)存于C1的電荷會(huì)造成閾值電壓偏移，使器件處于較高閾值電壓狀態(tài)(邏輯1)。對(duì)于一個(gè)設(shè)計(jì)良好的存儲(chǔ)器器件，電荷保存時(shí)間可以超過100年。為了擦除存儲(chǔ)器(即將儲(chǔ)存電荷移除)以及將器件回復(fù)到較低的閾值電壓狀態(tài)(邏輯0)，可使用柵極電壓或其他方法(如紫外線)。8.4 MOSFET技術(shù)非揮發(fā)性半導(dǎo)體存儲(chǔ)器已廣泛運(yùn)用在便攜式電子系統(tǒng)上，如移動(dòng)電話、數(shù)碼相機(jī)和IC卡。右圖上方的圖片為一IC卡。圖中，底部的圖解則顯示存有

43、信息的非揮發(fā)性存儲(chǔ)器器件可通過總線讀寫信息到中央處理器(CPU)。8.4 MOSFET技術(shù)與傳統(tǒng)磁片的有限容量(1K位)相比，非揮發(fā)性存儲(chǔ)器的容量可以增加到16K位、64K位或依應(yīng)用功能甚至可以更大(如儲(chǔ)存?zhèn)€人相片或指紋)。通過IC卡讀寫機(jī)，儲(chǔ)存的信息可應(yīng)用于多方面，如通訊(插卡式電話、移動(dòng)無線電通訊)、賬款處理(電子錢包、信用卡)、付費(fèi)電視、交通運(yùn)輸(電子票、大眾運(yùn)輸)、醫(yī)療(病歷卡)及門禁控制。IC卡在全球信息與服務(wù)業(yè)扮演舉足輕重的角色8.4 MOSFET技術(shù)CMOS技術(shù)單阱技術(shù) 雙阱技術(shù)；多晶硅柵技術(shù)：摻雜多晶硅替代鋁，源漏自對(duì)準(zhǔn)；硅化物柵技術(shù)：降低柵電極電阻；帶側(cè)墻的漏端輕摻雜結(jié)構(gòu)(L

44、DD)：降低短溝MOSFET熱載流子效應(yīng)；淺槽隔離(STI)：替代LOCOS，提高集成度；雙摻雜多晶硅柵結(jié)構(gòu)：NMOSn柵， PMOSp柵；暈環(huán)(Halo)技術(shù)；化學(xué)機(jī)械拋光(CMP)；雙金屬鑲嵌(DD)： 銅互連；8.4 MOSFET技術(shù)右圖(a)為一CMOS反相器，它有一個(gè)特性：在任一邏輯狀態(tài)，由VDD到接地間的串聯(lián)路徑上，其中有一個(gè)器件不導(dǎo)通。因此在任一穩(wěn)定邏輯狀態(tài)下，只有小的漏電流；只有在開關(guān)狀態(tài)時(shí)，兩個(gè)器件才會(huì)同時(shí)導(dǎo)通，也才會(huì)有明顯的電流流過CMOS反相器。因此，平均功率消耗相當(dāng)小(nW級(jí))。當(dāng)每個(gè)芯片上器件數(shù)目增多時(shí)，功率消耗變成一個(gè)主要限制因素。低功率消耗就成為CMOS電路最吸引

45、人的特色。8.4 MOSFET技術(shù)圖(b)為CMOS反相器的布局，圖(c)則為沿著A-A的器件截面圖。在這個(gè)工藝中，先在n型襯底上進(jìn)行p型注入摻雜而形成一個(gè)p型阱(或p型槽)。p型摻雜濃度必須足夠高才能過度補(bǔ)償n型襯底的背景濃度。對(duì)于p型阱的n溝道MOSFET，工藝則與前面所提過的相同。8.4 MOSFET技術(shù)對(duì)于p溝道MOSFET而言，注入11B+或(BF2)+離子至n型襯底形成源極與漏極。75As+離子用于溝道離子注入來調(diào)整閾值電壓及在p溝道附近的場(chǎng)氧化層下形成n+溝道阻斷。因制作p溝道MOSFET需要p阱和其他步驟，所以制作CMOS電路的步驟是NMOS電路的兩倍。因此，在工藝復(fù)雜性與降低

46、功耗間需有所取舍。8.4 MOSFET技術(shù)除了上述p阱，另一個(gè)替代方法是在p型襯底內(nèi)形成n阱，如圖(a)所示。這時(shí)，n型摻雜濃度必須足夠高才能過度補(bǔ)償p型襯底的背景濃度。不管用p阱還是n阱，阱中的溝道遷移率會(huì)衰退，因?yàn)檫w移率是由全部摻雜濃度(NA+ND)決定的。最近有一種方法為在輕摻雜的襯底內(nèi)注入兩個(gè)分離的阱圖(b)，稱為雙阱(twin tubs)。因?yàn)樵谌我悔逯卸疾恍枰^度補(bǔ)償，所以可以得到較高的遷移率。8.4 MOSFET技術(shù)閂鎖效應(yīng)(Latch Up) CMOS 晶片中，在電源 VDD 和地線 GND(VSS)之間由于寄生的 PNP 和 NPN 雙極晶體管相互影響而產(chǎn)生一個(gè)低阻抗通路，它

47、的存在會(huì)使 VDD 和 GND 之間產(chǎn)生大的漏電流，可能對(duì)芯片造成永久性破壞。寄生元件：橫向NPN晶體管，垂直PNP晶體管。阱NPNPNP8.4 MOSFET技術(shù)所有CMOS電路都有寄生雙極型晶體管所引起的閂鎖問題。消除閂鎖效應(yīng)的方法：在重?fù)诫s襯底上生長的輕摻雜外延層中制造器件。因?yàn)榈碗娮枰r底可以旁路外延層，降低基區(qū)電阻Rsub。同時(shí)重?fù)诫s襯底可以促進(jìn)外延層基區(qū)少數(shù)載流子的復(fù)合，從而使寄生晶體管失效； 8.4 MOSFET技術(shù)另一個(gè)可有效避免閂鎖問題的工藝技術(shù)為使用深溝槽隔離，如圖(c)所示。在此技術(shù)中，利用各向異性反應(yīng)離子濺射刻蝕刻蝕出一個(gè)比阱還要深的隔離溝槽，接著在溝槽的底部和側(cè)壁上生長熱

48、氧化層，然后淀積多晶硅或SiO2以將溝槽填滿。這種技術(shù)消除了閂鎖現(xiàn)象，因?yàn)閚溝道與p溝道器件被深溝槽隔離開了。以下將討論關(guān)于溝槽隔離的詳細(xì)步驟與相關(guān)的CMOS工藝。8.4 MOSFET技術(shù)MOS 工藝技術(shù)的發(fā)展PMOSNMOSCMOS改進(jìn)的CMOS例：N阱硅柵CMOS制備流程PPa. 氧化b. 刻蝕阱區(qū)窗口8.4 MOSFET技術(shù)c. n 阱形成：離子注入d. SiO2、Si3N4 淀積f. 場(chǎng)氧化e. 刻蝕有源區(qū)，場(chǎng)區(qū)硼離子注入8.4 MOSFET技術(shù)g. 除去Si3N4，柵氧化層生長h. 多晶硅淀積j. 刻PMOS管硅柵，硼離子自對(duì) 準(zhǔn)注入，形成PMOS管刻N(yùn)MOS管硅柵，砷離子自對(duì)準(zhǔn)注入

49、形成NMOS管8.4 MOSFET技術(shù)l. 磷硅玻璃回流，開接 觸孔，金屬化，鈍化k. 磷硅玻璃淀積8.4 MOSFET技術(shù)一、阱形成技術(shù)8.4 MOSFET技術(shù)阱形成技術(shù)在CMOS中，阱可為單阱(single well)、雙阱(twin well)或是倒退阱(retrograde well)。雙阱工藝有一些缺點(diǎn)，如需超過1050的高溫工藝及超過8h的長擴(kuò)散時(shí)間來達(dá)到所需23 m的深度。這種工藝中，表面摻雜濃度是最高的，摻雜濃度隨著深度遞減。為了降低工藝溫度和時(shí)間，可利用高能離子注入將離子直接注入到想要的深度而不需通過表面擴(kuò)散。如此一來，深度由離子注入的能量來決定，因此可用不同的注入能量來設(shè)計(jì)

50、不同深度的阱。這種工藝中，阱的摻雜分布峰值將位于硅襯底中的某個(gè)深度，因而被稱為倒退阱。p 襯底n 阱p+n+多晶硅n 襯底p 阱n+p+多晶硅p 阱n 阱n+p+n+p+ 襯底外延層多晶硅優(yōu)點(diǎn)：a. 可單獨(dú)調(diào)整 N/PMOS 參數(shù)，使CMOS達(dá)到最佳性能；b. N/PMOS 距離可以更近，有利于集成度提高。8.4 MOSFET技術(shù)右圖為在倒退阱與一般傳統(tǒng)熱擴(kuò)散阱中摻雜分布的比較。對(duì)于n型倒退阱與p型倒退阱而言，所需能量分別為700keV及400keV。如前所述，高能離子注入的優(yōu)點(diǎn)在于可在低溫及短時(shí)間條件下形成阱，故可降低橫向擴(kuò)散及增加器件密度。倒退阱優(yōu)于傳統(tǒng)阱的地方有：由于底部的摻雜濃度高，倒

51、退阱的阻值較傳統(tǒng)阱低，所以可以將閂鎖問題降至最低；溝道阻斷可與倒退阱的離子注入同時(shí)形成，減少工藝步驟與時(shí)間；在底部較高的阱摻雜可以降低源極與漏極產(chǎn)生穿通(punch-through)的幾率。8.4 MOSFET技術(shù)二、先進(jìn)隔離技術(shù)先進(jìn)隔離技術(shù)傳統(tǒng)的隔離工藝有一些缺點(diǎn)，使得其不適合于深亞微米(小于0.25m)工藝。硅的高溫氧化與長氧化時(shí)間造成用于溝道阻斷的注入離子(對(duì)n MOSFET而言，通常為硼)侵入有源區(qū)域并導(dǎo)致VT偏移。因此，橫向氧化會(huì)導(dǎo)致有源區(qū)域的面積減小。此外，在亞微米隔離間隔中，場(chǎng)氧化層的厚度明顯小于生長在寬間隔中的場(chǎng)氧化層。溝槽隔離技術(shù)可以避免這些問題，且已成為隔離的主流技術(shù)。8.

52、4 MOSFET技術(shù)右圖為形成一深(大于3m)而窄(小于2m)的溝槽隔離技術(shù)的工藝，包含四個(gè)步驟：開出圖形、刻蝕硅襯底、填充介電材料(如SiO2或無摻雜的多晶硅)及平坦化。深溝槽隔離可用于先進(jìn)CMOS與雙極型器件及溝槽式DRAM。因?yàn)楦綦x材料是利用CVD淀積，所以不需要長時(shí)間或高溫工藝，且可以消除橫向氧化和硼侵入的問題。8.4 MOSFET技術(shù)另一個(gè)例子為下圖所示用于CMOS的淺溝槽隔離(深度小于1m)。在定義出圖形后圖(a)，刻蝕出溝槽區(qū)域圖(b)，接著重新填入氧化層圖(c)，在重新填入氧化層之前，可先進(jìn)行用于溝道阻斷的離子注入。填入的氧化層高過溝槽，位于氮化硅上的氧化層應(yīng)被除去。8.4 M

53、OSFET技術(shù)化學(xué)機(jī)械拋光用來去除氮化硅上的氧化層以得到平整的表面圖(d)。由于氮化硅對(duì)于拋光具有高抵抗性，所以氮化硅可當(dāng)作CMP工藝中的掩蔽層。拋光后，氮化硅和氧化層分別用磷酸及氫氟酸去除。這個(gè)平坦化步驟，有助于接下來定義出多晶硅的圖形及多層金屬連線工藝的平坦化。8.4 MOSFET技術(shù)CMOS 的源漏結(jié)構(gòu)擴(kuò)散(P，B)/離子注入(As，B)LDD：低能離子注入(As，BF2)Halo：超低能離子注入(As，BF2，In)8.4 MOSFET技術(shù)三、柵極工程技術(shù)柵極工程技術(shù)如果用n+多晶硅作為PMOS與NMOS的柵極，PMOS的閾值電壓(VT-0.5-1.0V)必須用硼離子注入來調(diào)整。這會(huì)使

54、得PMOS的溝道變?yōu)槁癫厥?，如圖(a)所示。當(dāng)器件尺寸縮小至0.25m以下時(shí)，埋藏式PMOS將會(huì)遭遇很嚴(yán)重的短溝道效應(yīng)(short channel effect)。8.4 MOSFET技術(shù)短溝道效應(yīng) 溝道長度減小到一定程度后出現(xiàn)的一系列二級(jí)物理效應(yīng)統(tǒng)稱為短溝道效應(yīng)。這些二級(jí)物理效應(yīng)包括： a. 短溝道器件閾值電壓對(duì)溝道長度的變化非常敏感：溝道長度減小到一定程度后，源、漏結(jié)的耗盡區(qū)在整個(gè)溝道中所占的比重增大，柵下面的硅表面形成反型層所需的電荷量減小，因而閾值電壓減小。 b. 熱載流子效應(yīng)：器件內(nèi)部的電場(chǎng)強(qiáng)度隨器件尺寸的減小而增強(qiáng)，特別在漏結(jié)附近存在強(qiáng)電場(chǎng)，載流子在這一強(qiáng)電場(chǎng)中獲得較高的能量，成為

55、熱載流子。熱載流子在兩個(gè)方面影響器件性能：越過Si-SiO2勢(shì)壘，注入到氧化層中，不斷積累，改變閾值電壓，影響器件壽命；在漏附近的耗盡區(qū)中與晶格碰撞產(chǎn)生電子空穴對(duì)，形成附加電流。8.4 MOSFET技術(shù)最值得注意的是短溝道效應(yīng)有VT下跌、漏極導(dǎo)致的勢(shì)壘下降及在關(guān)閉狀態(tài)時(shí)漏電流大，以致于即使柵電壓為零，也有漏電流經(jīng)過源極與漏極。為解決此問題，在PMOS中可用p+多晶硅來取代n+多晶硅。由于功函數(shù)的差異(n+多晶硅與p+多晶硅有1.0eV的差異)，表面p型溝道器件并不需要調(diào)整VT的硼離子注入。8.4 MOSFET技術(shù)因此，當(dāng)縮至0.25m以下，需要采用雙柵極結(jié)構(gòu)(dual-gate)，即p+多晶硅

56、用于PMOS，n+多晶硅用于NMOS圖(b)。表面溝道與埋藏溝道的VT比較如右圖所示?？梢钥吹皆谏顏單⒚讜r(shí)，表面溝道器件的VT下跌比埋藏溝道器件來得緩慢，這表明具有p+多晶硅的表面溝道器件，很適合用于深亞微米器件的工作。8.4 MOSFET技術(shù)為了形成p+多晶硅柵極，通常用BF2+離子注入。然而，在高溫時(shí)硼很容易由多晶硅穿過薄氧化層到達(dá)硅襯底而造成VT偏移。此外，氟原子的存在會(huì)增加硼的穿透。有幾種方法可以降低這個(gè)效應(yīng)：使用快速退火以減少高溫的時(shí)間而降低硼的擴(kuò)散；使用氮化的二氧化硅層以抑制硼的穿透(因?yàn)榕鹂梢院苋菀着c氮結(jié)合而變得較不易移動(dòng))；制作多層多晶硅，利用層與層間的界面去捕捉硼原子。8.4

57、 MOSFET技術(shù)漏端輕摻雜(LDD：lightly doping drain)有源區(qū)：SiO2 /多晶硅/柵氧化層 / Si柵電極刻蝕源漏輕摻雜注入CVD 淀積 SiO2側(cè)墻形成源漏重?fù)诫s注入目的：降低峰值電場(chǎng)，抑制短溝MOSFET熱載流子效應(yīng)。8.4 MOSFET技術(shù)暈環(huán)(Halo)注入 暈環(huán)注入在源漏擴(kuò)展區(qū)周圍形成反型的摻雜區(qū)，阻止與較深的接觸源漏區(qū)有關(guān)的耗盡區(qū)擴(kuò)展，降低閾值電壓對(duì)溝道長度的依賴關(guān)系，進(jìn)一步抑制短溝道效應(yīng)。該工藝目前被廣泛應(yīng)用于深亞微米MOS技術(shù)中，是溝道工程的重要組成部分。暈環(huán)(Halo)結(jié)構(gòu)示意8.4 MOSFET技術(shù)自對(duì)準(zhǔn)結(jié)構(gòu)和接觸：使電極重疊最小化，減小寄生電容。

58、金屬多晶硅側(cè)墻硅化物a. 形成氧化物側(cè)墻，源/漏/柵注入b. 淀積金屬，退火形成硅化物PSG接觸勢(shì)壘層鋁基金屬化c. 選擇性刻蝕未反應(yīng)金屬d. 平坦化、接觸及金屬化后的最終結(jié)構(gòu)方法：a. 多晶硅掩蔽源漏自對(duì)準(zhǔn)注入；b. 采用硅化物(TiSi2、CoSi2、NiSi2、WSi2)形成良好接觸，減小串聯(lián)電阻。8.4 MOSFET技術(shù)右圖為一個(gè)面積約為200nm2、內(nèi)含4200萬個(gè)器件的微處理器芯片(Pentium 4)。這個(gè)ULSI芯片采用的是0.18m CMOS技術(shù)、六層鋁金屬布線工藝。8.4 MOSFET技術(shù)8.4 MOSFET技術(shù)BiCMOS技術(shù)BiCMOS是一種結(jié)合CMOS與雙極型器件結(jié)構(gòu)

59、在單一集成電路內(nèi)的技術(shù)。結(jié)合這兩種不同技術(shù)的目的在于制造出同時(shí)具有CMOS與雙極型器件優(yōu)點(diǎn)的IC芯片。我們知道CMOS在功率消耗、噪聲容限(noise margin)及封裝密度上有優(yōu)勢(shì)。然而雙極型的優(yōu)點(diǎn)則在于開關(guān)速度、電流驅(qū)動(dòng)能力及模擬電路方面的能力。因此，在特定的設(shè)計(jì)標(biāo)準(zhǔn)下，BiCMOS的速度較CMOS快，在模擬電路方面比CMOS有較佳的表現(xiàn)，比雙極型器件具有較低的功率消耗及較高的器件密度。 采用雙極集成電路具有高速、驅(qū)動(dòng)能力強(qiáng)、適合于高精度模擬電路；CMOS集成電路則在功耗和集成度等方面有優(yōu)勢(shì)； 將這兩種技術(shù)的優(yōu)勢(shì)結(jié)合起來就產(chǎn)生了BiCMOS 技術(shù)。利用CMOS 器件制作高集成度、低功耗的

60、部分，而利用雙極器件制作輸入、輸出或高速部分。 BiCMOS 工藝是雙極工藝和 CMOS 工藝的有機(jī)融合，可分為兩類： a. 以CMOS工藝為基礎(chǔ)的BiCMOS 工藝：p阱n阱BiCMOS ，有利于保障CMOS 器件性能； b. 以標(biāo)準(zhǔn)雙極工藝為基礎(chǔ)的BiCMOS 工藝：雙阱BiCMOS ，有利于保障雙極器件性能。8.4 MOSFET技術(shù)圖14.31顯示一個(gè)BiCMOS與一個(gè)CMOS邏輯門的比較 BiCMOS已被廣泛應(yīng)用。早期主要被用于SRAM，近年來，BiCMOS技術(shù)已成功地應(yīng)用在無線通訊設(shè)備上的收發(fā)機(jī)、放大器及震蕩器。大部分BiCMOS工藝是以CMOS工藝為基礎(chǔ)，加上一些修改，如增加一些掩