總線數(shù)據(jù)傳輸實(shí)驗(yàn)

1、總線數(shù)據(jù)傳輸實(shí)驗(yàn)實(shí)驗(yàn)報(bào)告實(shí)驗(yàn)日期：學(xué)號(hào)：F名：實(shí)驗(yàn)名稱：總線數(shù)據(jù)傳輸實(shí)驗(yàn)總分：實(shí)驗(yàn)設(shè)計(jì)方案實(shí)驗(yàn)框圖L7-L0A115-L3AR.JRL7鋤4R37-1574XT-10實(shí)驗(yàn)原理1、SW_BUS低電平有效，此時(shí)將K7.0的數(shù)據(jù)送到總線，通過(guò)L7.0雙向數(shù)據(jù)端口輸出顯示總線的數(shù)據(jù)，使用的芯片是74244八位單向三態(tài)緩沖器；2、R3_BUS、R2_BUS、R1_BUS低電平有效，其功能是將數(shù)據(jù)要傳入的寄存器打開(kāi)，若相應(yīng)的lddr為1（高電平有效），將數(shù)據(jù)傳入相應(yīng)的寄存器；3、總線數(shù)據(jù)傳輸時(shí)，控制信號(hào)中只能有一個(gè)有效，寄存器的端口送至數(shù)據(jù)總線，所以每個(gè)BUS接口對(duì)應(yīng)每個(gè)R寄存器的顯示；4、通過(guò)讀寫(xiě)的雙重

2、作用，實(shí)現(xiàn)R1和R2的數(shù)據(jù)交換。表達(dá)式Reg3Reg1；Reg1Reg2；Reg2Reg3方法一:vhdl代碼libraryieee;useieee.std_logic_1164.all;entityexp_busisport(clk:instd_logic;sw_bus,r1_bus,r2_bus,r3_bus:instd_logic;k:instd_logic_vector(7downto0);lddr:instd_logic_vector(3downto1);l:inoutstd_logic_vector(7downto0);endexp_bus;architecturertlofexp

3、_busissignalr1,r2,r3,bus_Reg:std_logic_vector(7downto0);beginldreg:process(clk,lddr,bus_reg)beginifclkeventandclk=1theniflddr(1)=1thenr1=bus_reg;elsiflddr(2)=1thenr2=bus_reg;elsiflddr(3)=1thenr3=bus_reg;endif;endif;endprocess;bus_reg0);lZ);endrtl;方法二：bdf實(shí)驗(yàn)原理圖i|1j:G.M曲:問(wèn)moroz胸|扎.了4前474244-74374譯-、股IJ

4、t7MgjKE.?口.*j-nn-.L：-；/IDufr.?.iq.|5-.IMJ!s.c.xzj.1d.-5JlMJ*.i-l-d.J473.-.k|5|.怎hr./.HKIK曲.7-01D；1D303D4+0505D66DTQ7DBaGENCLKiiTOCTALD-FF和二二ck1Gl1A11Y11A2l21A11YJ1A41Y4-ZGN2A12Y1ZA22Y22A1ZY3ZA.42Y4linlOCTALBUFrrTiT-n-TTi-ir.ai02Q303-D4Q4KQ56制&77D6QB0ET1CLKizQCmLDUTD101D2ZD3asD”Z”)的其他描述方式?A7.高阻態(tài)。Q8.編寫(xiě)VHDL的組合邏輯是如何實(shí)現(xiàn)多路選擇器?A8.用whenelse的語(yǔ)句來(lái)實(shí)現(xiàn)的。bus_reg0);(sw_bus=1andr2_bus=1andQ9.編寫(xiě)VHDL代碼時(shí)如何為寄存器賦初值？A9.bus中當(dāng)出現(xiàn)一個(gè)或一個(gè)以上為0，那么便會(huì)將bus_reg賦值給1；當(dāng)不出現(xiàn)0時(shí)，總線為高阻態(tài)，從而實(shí)現(xiàn)了給