數(shù)字電路實驗十

1、實驗十 移位寄存和串行累加實驗原理數(shù)據(jù)的存儲和移動是對數(shù)字信號的一種常見操作，能實現(xiàn)這種操作的器件有數(shù)據(jù)寄存器和移位寄存器，它們同計數(shù)器一樣是數(shù)字電路中不可缺少的時序邏輯器件。數(shù)據(jù)寄存器一般有兩種結(jié)構(gòu)類型，一類是由多個鐘控D鎖存器組成的，另一類是由多個鐘控D觸發(fā)器組成的，數(shù)據(jù)寄存器數(shù)據(jù)輸入輸出都是并行的。移位寄存器的結(jié)構(gòu)也是由多個觸發(fā)器級聯(lián)的，其數(shù)據(jù)不僅可以存儲，還可以左移或右移。移位寄存器的數(shù)據(jù)輸入和輸出有串行和并行之分，數(shù)據(jù)的移動受公共時鐘信號的控制。觸發(fā)器具有存儲信息的功能，利用這一特點，將四D觸發(fā)器74175鏈型連接，構(gòu)成一個四位的串行移位寄存器。一個時鐘脈沖可以將數(shù)據(jù)向右或者向左移動

2、一位，經(jīng)過四個時鐘脈沖，就可以將一個四位二進制數(shù)存儲在74175構(gòu)成的寄存器中，74175管腳圖如圖10-1所示，構(gòu)成的移位寄存器邏輯圖如圖10-2所示。圖10-1 74175構(gòu)成四位移位寄存器圖10-1 四D觸發(fā)器74175管腳圖74194是一個雙向移位寄存器，并且可以并行輸入，其管腳圖如圖10-3所示。其中AD為并行輸入端，QAQD為并行輸出端，CLOCK為時鐘輸入端，CLEAR為異步清零端，SHIFT RIGHT SERIAL INPUT為串行右移輸入端，SHIFT LEFT SERIAL INPUT為串行左移輸入端，S0、S1為工作模式控制端，通過設置S0和S1，可以使其工作在保持（S

3、0=0，S1=0）、串行左移（S0=0，S1=1）、串行右移（S0=1，S1=0）或并行（S0=1，S1=1）輸入輸出狀態(tài)。圖10-3 74194管腳圖圖10-4 74194內(nèi)部邏輯圖串行累加電路結(jié)構(gòu)簡單，運算由低位開始，兩個最低位相加產(chǎn)生和與進位，當次低位相加時要考慮最低位的進位，所以用D觸發(fā)器7474來存放進位數(shù)，全加器電路如圖10-5所示。利用74175構(gòu)成的移位寄存器和74194作兩個四位的移位寄存器，經(jīng)過全加器將兩個寄存器連接起來構(gòu)成一個系統(tǒng)，數(shù)據(jù)先進入低四位寄存器，然后經(jīng)加法器和高四位（為0）相加后進入高四位，這時候低四位存儲了新的四位二進制數(shù)，經(jīng)過四個時鐘脈沖后，和高四位的四位二進制數(shù)相加，并將結(jié)果存儲在高四位寄存器中。圖10-5 全加器邏輯圖實驗內(nèi)容1、將四D觸發(fā)器74175連接成串行移位寄存器，并調(diào)試其正常工作。2、熟悉雙向移位寄存器74194的功能，并調(diào)試使其正常工作。3、搭建全加器電路，并將進位寄存器7474添加進來，調(diào)試電路使其可以正常工作。4、將移位寄存器和全