基與仿真軟件的FPGA的實(shí)現(xiàn)

1、PAGE ii中文摘要本文主要介紹了在目前被廣泛用于許多科學(xué)中進(jìn)行科學(xué)計(jì)算和工程計(jì)算的功能強(qiáng)大的數(shù)學(xué)分析工具M(jìn)ATLAB/Simulink的環(huán)境下，利用現(xiàn)代DSP開發(fā)的核心工具DSP Builder的實(shí)現(xiàn)通信相關(guān)仿真的FPGA實(shí)現(xiàn)，包括DSP系統(tǒng)設(shè)計(jì)模型的建立、仿真測(cè)試、VHDL轉(zhuǎn)換等一系列開發(fā)過程。所使用的硬件環(huán)境為GW48-GK2/PK2。關(guān)鍵詞FPGA；Matlab；仿真；VHDL語(yǔ)言AbstractThis paper mainly introduce under the powerful math analyze tool which had used for many scienc

2、e computes and projects computes MATLAB/Simulink,using the modern DSP development tool :DSP Builder to complete the simulink about the communication System and using the results for build one FPGA system. Include establish the modem test the simulink ,VHDL language transition and so on.The hardware

3、support: GW48-GK2/PK2.KeywordFPGA；Matlab；simulink；VHDL language目錄中文摘要i關(guān)鍵詞iAbstractiiKeywordii第一章 概述1一、引言1二、設(shè)計(jì)思想1第二章 FPGA開發(fā)平臺(tái)（GW48-GK2/PK2）2一、FPGA的介紹2二、VHDL語(yǔ)言4三、開發(fā)平臺(tái)的介紹6四、軟件MAX+plus與平臺(tái)的聯(lián)合調(diào)試9第三章 基于Matlab的仿真的實(shí)現(xiàn)18一、Matlab/simulink的介紹18二、正弦波發(fā)生器的Simulink仿真20三、幅度調(diào)制AM的Simulink仿真22第四章 仿真結(jié)果的VHDL代碼轉(zhuǎn)換23一、DSP Bu

4、ilder的介紹及安裝23二、轉(zhuǎn)換過程及VHDL代碼25結(jié)論29致謝30參考文獻(xiàn)31基于仿真軟件的FPGA實(shí)現(xiàn)PAGE 42基與仿真軟件的FPGA的實(shí)現(xiàn)第一章基與仿真軟件的FPGA的實(shí)現(xiàn)概述一、引言 當(dāng)前，通信訊技術(shù)的發(fā)展日新月異，通信系統(tǒng)建設(shè)可采用的技術(shù)有多種選擇，同時(shí)，通信系統(tǒng)的功能要求也越來(lái)越高，系統(tǒng)建設(shè)愈加復(fù)雜，系統(tǒng)建設(shè)經(jīng)費(fèi)不斷增加。傳統(tǒng)的試驗(yàn)設(shè)計(jì)手段已經(jīng)不能適應(yīng)技術(shù)發(fā)展的需要。而通信系統(tǒng)的計(jì)算機(jī)模擬仿真技術(shù)日益顯示出其巨大的優(yōu)越性，通信原理課程教學(xué)中，在硬件電路實(shí)驗(yàn)的同時(shí)增加計(jì)算機(jī)仿真實(shí)驗(yàn)，不僅能夠幫助學(xué)生理解和掌握課程原理，而且對(duì)培養(yǎng)學(xué)生的科研創(chuàng)新能力具有十分重要的意義，同時(shí)也大大

5、節(jié)省了硬件電路實(shí)驗(yàn)中的設(shè)備更新的不斷投資。隨著CPLD/FPGA被越來(lái)越多應(yīng)用于通信、DSP、微機(jī)等系統(tǒng)，對(duì)設(shè)計(jì)軟件的仿真功能提出了更高的要求。MAX+PLUS II是Altera公司推出的功能強(qiáng)大的設(shè)計(jì)及仿真軟件，提供了從多種方法輸入、編譯一直到仿真的一系列配套功能，其中手工設(shè)計(jì)仿真輸入節(jié)點(diǎn)只適用于輸入信號(hào)比較簡(jiǎn)單的情況，對(duì)于像隨機(jī)噪聲這樣的復(fù)雜信號(hào)就無(wú)能為力了。MATLAB是Mathworks公司推出的一種面向科學(xué)與工程計(jì)算的高級(jí)語(yǔ)言軟件，它集科學(xué)計(jì)算、自動(dòng)控制、信號(hào)處理、神經(jīng)網(wǎng)絡(luò)、圖像處理等于一體，可以方便地產(chǎn)生各種信號(hào)，進(jìn)行各種變換、統(tǒng)計(jì)。它的這些特點(diǎn)正好可以彌補(bǔ)MAX+PLUS II

6、在仿真功能上的缺陷。因此，可以利用MATLAB來(lái)產(chǎn)生MAX+PLUS II復(fù)雜仿真的輸入信號(hào)。 數(shù)字信號(hào)處理技術(shù)日新月異，從早期的單片機(jī)到目前正在廣泛應(yīng)用的DSP技術(shù)，不斷向著高處理速度，高輸入輸出帶寬方向發(fā)展。隨著大規(guī)模集成電路技術(shù)的日益成熟，不同種類的DSP均已達(dá)到相當(dāng)高的處理能力，能夠滿足日常生產(chǎn)，生活乃至通訊，雷達(dá)等特殊應(yīng)用的需要。現(xiàn)在的設(shè)計(jì)技術(shù)人員越來(lái)越多的將目光轉(zhuǎn)向數(shù)字信號(hào)處理平臺(tái)技術(shù)的易用性，靈活性和可擴(kuò)展性，以及系統(tǒng)平臺(tái)的低成本，期待著一種應(yīng)用方便，能夠靈活配置，可根據(jù)用戶需求做相應(yīng)設(shè)計(jì)和擴(kuò)展的處理平臺(tái)的出現(xiàn)。因此，傳統(tǒng)的FPGA處理技術(shù)近年來(lái)越來(lái)越得到市場(chǎng)重視。二、設(shè)計(jì)思想本

7、設(shè)計(jì)主要想利用在目前被廣泛用于許多科學(xué)中進(jìn)行科學(xué)計(jì)算和工程計(jì)算的功能強(qiáng)大的數(shù)學(xué)分析工具M(jìn)ATLAB/Simulink來(lái)建立通信系統(tǒng)的仿真模型，然后利用現(xiàn)代DSP開發(fā)的核心工具DSP Builder來(lái)實(shí)現(xiàn)通信相關(guān)仿真的FPGA實(shí)現(xiàn)。具體包括：DSP系統(tǒng)設(shè)計(jì)模型的建立（本設(shè)計(jì)主要介紹：正弦波發(fā)生器及AM幅度調(diào)制）熟悉硬件環(huán)境GW48-GK2/PK2及FPGA芯片仿真測(cè)試(軟件)VHDL語(yǔ)言的學(xué)習(xí)及模型的VHDL程序轉(zhuǎn)換程序下載及測(cè)試(硬件) 等一系列開發(fā)過程第二章 FPGA開發(fā)平臺(tái)（GW48-GK2/PK2）一、FPGA的介紹FPGA現(xiàn)場(chǎng)可編程門陣列技術(shù)是二十年前出現(xiàn)，而在近幾年快速發(fā)展的可編程邏

8、輯器件技術(shù)。這種基于EDA技術(shù)的芯片正在成為電子系統(tǒng)設(shè)計(jì)的主流。大規(guī)?？删幊踢壿嬈骷﨔PGA是當(dāng)今應(yīng)用最廣泛的可編程專用集成電路（ASIC）。設(shè)計(jì)人員利用它可以在辦公室或?qū)嶒?yàn)室里設(shè)計(jì)出所需的專用集成電路，從而大大縮短了產(chǎn)品上市時(shí)間，降低了開發(fā)成本。此外，F(xiàn)PGA還具有靜態(tài)可重復(fù)編程和動(dòng)態(tài)在系統(tǒng)重構(gòu)的特性，使得硬件的功能可以像軟件一樣通過編程來(lái)修改。因此，F(xiàn)PGA技術(shù)的應(yīng)用前景非常廣闊。美國(guó)贏通系統(tǒng)公司（Wincom Systems）推出一款令人驚嘆的服務(wù)器。這款專為網(wǎng)站運(yùn)行而設(shè)計(jì)的服務(wù)器尺寸僅有DVD播放機(jī)大小，工作能力卻相當(dāng)于,甚至超過50臺(tái)戴爾、IBM或SUN公司售價(jià)5000美元的服務(wù)器。

9、 贏通公司的這款服務(wù)器并未采用目前電腦中不可或缺的微處理器。傳統(tǒng)的個(gè)人電腦及服務(wù)器通常采用英特爾的奔騰處理器或SUN計(jì)算機(jī)系統(tǒng)公司的SPARC芯片作為中央處理單元。而贏通的這一產(chǎn)品卻沒有采用微處理器，而是由FPGA芯片驅(qū)動(dòng)。FPGA芯片的運(yùn)行速度比奔騰處理器慢，但可并行處理多項(xiàng)任務(wù)，而微處理器一次僅能處理一項(xiàng)任務(wù)。因此，贏通公司的服務(wù)器只需配置幾個(gè)價(jià)格僅為2000多美元的FPGA芯片，便可擊敗SUN計(jì)算機(jī)系統(tǒng)公司的服務(wù)器或采用英特爾處理器的電腦，“我們的服務(wù)器處理速度要比普通服務(wù)器快50到300倍”。FPGA芯片在一定程度上正在蠶食微處理器的市場(chǎng)。FPGA芯片也開始用于消費(fèi)類的電子設(shè)備中，包括

10、手機(jī)和數(shù)碼相機(jī)。飛利浦、諾基亞、Palm及索尼均在其消費(fèi)類的電子產(chǎn)品中采用了FPGA芯片。XILINX的首席執(zhí)行官W.Roelandts親眼目睹了FPGA如何改變電腦構(gòu)架。50多年前，匈牙利數(shù)學(xué)家紐曼（John von Neumann）提出了電腦的設(shè)計(jì)構(gòu)想通過中央處理器從存儲(chǔ)器中存取數(shù)據(jù)，并逐一處理各項(xiàng)任務(wù)?，F(xiàn)在，通過采用可編程芯片F(xiàn)PGA取代微處理器，電腦可并行處理多項(xiàng)任務(wù)。W.Roelandts說，“由紐曼提出的電腦架構(gòu)已經(jīng)走到盡頭”，“可編程芯片將掀起下一輪應(yīng)用高潮。盡管FPGA芯片的時(shí)鐘頻率要低于奔騰處理器，但是由于FPGA芯片可并行處理各種不同的運(yùn)算，所以可完成許多復(fù)雜的任務(wù)。例如網(wǎng)

11、頁(yè)顯示，全球天氣建摸及基因組合核對(duì)等，而且處理速度比奔騰處理器或數(shù)字信號(hào)處理器快得多。在通用計(jì)算方面，F(xiàn)PGA仍然不敵Intel的處理器。對(duì)于那些只需要進(jìn)行重復(fù)單任務(wù)操作的機(jī)器而言，使用FPGA芯片顯然是大材小用。位于內(nèi)華達(dá)州的TimeLogic公司也間接受益于FPGA。戴爾和SUN公司生產(chǎn)的某些標(biāo)準(zhǔn)服務(wù)器采用了ALTERA公司的FPGA芯片。 TimeLogic公司對(duì)這些標(biāo)準(zhǔn)服務(wù)器加以改進(jìn)之后，生產(chǎn)了一種用于基因研究的高速處理設(shè)備?！拔覀兊脑O(shè)備比原來(lái)的產(chǎn)品至少快1000倍”， TimeLogic公司總監(jiān)Christopher Hoover說。該公司的這一設(shè)備售價(jià)25萬(wàn)美元。馬里蘭州的Anna

12、polis Micro Systems公司在其電腦芯片電路板中也集成了XILINX的FPGA芯片，以提高產(chǎn)品性能。又如加州的BlueArc公司用ALTERA的FPGA開發(fā)出一種存儲(chǔ)器產(chǎn)品，其速度比Network Appliance和EMC公司的競(jìng)爭(zhēng)產(chǎn)品更快。華盛頓州Bellevue市的MidStream Technologies公司采用XILINX的FPGA，為有限電視運(yùn)營(yíng)商開發(fā)視頻流服務(wù)器。這款服務(wù)器高僅3.5英尺，采用了2片F(xiàn)PGA芯片，可同時(shí)提供425路視頻流信號(hào)，比基于通用微處理器的服務(wù)器速度更快。 超級(jí)電腦是科技世界中的極品：售價(jià)奇高，速度飛快，集成了數(shù)以千計(jì)的微處理器。但這種超級(jí)電

13、腦也浪費(fèi)了非常多的芯片資源，每個(gè)處理器只能進(jìn)行單任務(wù)操作，大部分功能難以充分發(fā)揮?，F(xiàn)在有了另一種更為簡(jiǎn)潔的設(shè)計(jì)：設(shè)計(jì)工程師開始采用FPGA芯片來(lái)武裝超級(jí)電腦，取代了原先大量的英特爾奔騰處理器。經(jīng)過編程，F(xiàn)PGA芯片可并行處理多項(xiàng)任務(wù)，從而使所有電路都能隨時(shí)發(fā)揮作用。FPGA芯片還可以反復(fù)編程，而且?guī)缀蹩伤矔r(shí)完成。在某一時(shí)刻它可以為美國(guó)國(guó)防部預(yù)報(bào)全球天氣狀況，下一時(shí)刻又可根據(jù)高盛公司（Goldman Sachs）做的主要利率對(duì)沖情況來(lái)評(píng)估債券市場(chǎng)的風(fēng)險(xiǎn)。下一代超級(jí)電腦將基于可編程邏輯器件，這種機(jī)器的功能將比目前最大的超級(jí)電腦還要強(qiáng)大許多。其中的秘訣在于，設(shè)計(jì)者可以把自己的想法編成程序代碼，然后讓

14、FPGA芯片去實(shí)現(xiàn)。猶他州的Star Bridge Systems公司聲稱已經(jīng)解決了這一問題。該公司使用FPGA和自己的Viva編程語(yǔ)言開發(fā)出了“超級(jí)電腦（hypercomputer）：“運(yùn)行速度無(wú)與倫比”。對(duì)該超級(jí)電腦進(jìn)行測(cè)試的美國(guó)國(guó)家航空航天局（NASA）科學(xué)家表示，這一產(chǎn)品的性能令人過目難忘。美國(guó)加州大學(xué)伯克利分校（University of California, Berkeley）和楊百翰大學(xué)（Brigham Young University）的研究員也正在設(shè)計(jì)基于FPGA的電腦，這些電腦可在運(yùn)行中實(shí)現(xiàn)動(dòng)態(tài)重配置。這對(duì)定位危險(xiǎn)目標(biāo)等軍事應(yīng)用和面容識(shí)別一類的計(jì)算密集型安全應(yīng)用十分有用。

15、二、VHDL語(yǔ)言 (Very-High-Speed Integrated Circuit Hardware Description Language) VHDL的英文全名是Very-High-Speed Integrated Circuit HardwareDescription Language,誕生于1982年。1987年底，VHDL被IEEE和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言 。自IEEE公布了VHDL的標(biāo)準(zhǔn)版本，IEEE-1076（簡(jiǎn)稱87版)之后，各EDA公司相繼推出了自己的VHDL設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以和VHDL接口。此后VHDL在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受，并逐步取

16、代了原有的非標(biāo)準(zhǔn)的硬件描述語(yǔ)言。1993年，IEEE對(duì)VHDL進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展VHDL的內(nèi)容，公布了新版本的VHDL，即IEEE標(biāo)準(zhǔn)的1076-1993版本，（簡(jiǎn)稱93版）?，F(xiàn)在，VHDL和Verilog作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言，又得到眾多EDA公司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語(yǔ)言。有專家認(rèn)為，在新的世紀(jì)中，VHDL于Verilog語(yǔ)言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。 VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語(yǔ)句外，VHDL的語(yǔ)言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。VHD

17、L的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可是部分,及端口)和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。應(yīng)用VHDL進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn)是多方面的。（1）與其他的硬件描述語(yǔ)言相比，VHDL具有更強(qiáng)的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語(yǔ)言。強(qiáng)大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。（2）VHDL豐富的仿真語(yǔ)

18、句和庫(kù)函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。（3）VHDL語(yǔ)句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。符合市場(chǎng)需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個(gè)代發(fā)組共同并行工作才能實(shí)現(xiàn)。（4）對(duì)于用VHDL完成的一個(gè)確定的設(shè)計(jì)，可以利用EDA工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)的把VHDL描述設(shè)計(jì)轉(zhuǎn)變成門級(jí)網(wǎng)表。（5）VHDL對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。三、開發(fā)平臺(tái)的介紹 GW48系統(tǒng)主板結(jié)構(gòu)與使用方法附圖GW48-GK/PK

19、系統(tǒng)目標(biāo)板插座引腳信號(hào)圖該系統(tǒng)的實(shí)驗(yàn)電路結(jié)構(gòu)是可控的。即可通過控制接口鍵SW9，使之改變連接方式以適應(yīng)不同的實(shí)驗(yàn)需要。因而，從物理結(jié)構(gòu)上看，實(shí)驗(yàn)板的電路結(jié)構(gòu)是固定的，但其內(nèi)部的信息流在主控器的控制下，電路結(jié)構(gòu)將發(fā)生變化。這種“多任務(wù)重配置”設(shè)計(jì)方案的目的有3個(gè)：1.適應(yīng)更多的實(shí)驗(yàn)與開發(fā)項(xiàng)目；2. 適應(yīng)更多的PLD公司的器件；3. 適應(yīng)更多的不同封裝的FPGA和CPLD器件。系統(tǒng)板面主要部件及其使用方法說明如下（請(qǐng)參看相應(yīng)的實(shí)驗(yàn)板板面和附圖1-1A）。 附表 在線編程坐各引腳與不同PLD公司器件編程下載接口說明PLD公司LATTICEALTERA/ATMEL XILINXVANTIS編程座引腳I

20、spLSI CPLD FPGACPLD FPGA CPLD TCK (1) SCLK TCK DCLKTCK CCLK TCK TDO (3) MODE TDOCONF_DONE TDO DONE TMS TMS (5)ISPEN TMS nCONFIGTMS/PROGRAMENABLE nSTA (7) SDO nSTATUS TDO TDI (9) SDI TDI DATA0TDI DIN TDI SEL0GNDVCC*VCC*GNDGNDVCC* SEL1GNDVCC*VCC*VCC*VCC*GND以下是對(duì)GW48系統(tǒng)主板功能塊的注釋，但請(qǐng)注意，有的功能塊僅GW48-GK或GW48-PK

21、系統(tǒng)存在：（1） SW9 ：按動(dòng)該鍵能使實(shí)驗(yàn)板產(chǎn)生12種不同的實(shí)驗(yàn)電路結(jié)構(gòu)。這些結(jié)構(gòu)如第二節(jié)的13 張實(shí)驗(yàn)電路結(jié)構(gòu)圖所示。例如選擇了“NO.3”圖，須按動(dòng)系統(tǒng)板上的SW9鍵，直至數(shù)碼管SWG9顯示“3”，于是系統(tǒng)即進(jìn)入了NO.3 圖所示的實(shí)驗(yàn)電路結(jié)構(gòu)。（2） B2 ：這是一塊插于主系統(tǒng)板上的目標(biāo)芯片適配座。對(duì)于不同的目標(biāo)芯片可配不同的適配座。可用的目標(biāo)芯片包括目前世界上最大的六家FPGA/CPLD廠商幾乎所有CPLD、FPGA和所有ispPAC等模擬EDA器件 。 (3)混合工作電壓使用：對(duì)于低壓FPGA/CPLD目標(biāo)器件，在GW48系統(tǒng)上的設(shè)計(jì)方法與使用方法完全與5V器件一致，只是要對(duì)主板的

22、跳線作一選擇（對(duì)GW48-GK/PK系統(tǒng)不用跳線）：JVCC/VS2：跳線JVCC（GW48GK/PK型標(biāo)為“VS2”）對(duì)芯片I/O電壓3.3V(VCCIO)或5V（VCC）作選擇，對(duì)5V器件，必須選“5.0V”。例如，若系統(tǒng)上插的目標(biāo)器件是EP1K30/50/100或EPF10K30E/50E等，要求將主板上的跳線座“JVCC”短路帽插向“3.3V”一端；將跳線座“JV2”短路帽插向“+2.5V”一端（如果是5V器件，跳線應(yīng)插向“5.0V”）。（4）并行下載口 ：此接口通過下載線與微機(jī)的打印機(jī)口相連。來(lái)自PC機(jī)的下載控制信號(hào)和CPLD/FPGA的目標(biāo)碼將通過此口，完成對(duì)目標(biāo)芯片的編程下載。編

23、程電路模塊能自動(dòng)識(shí)別不同的CPLD/FPGA芯片，并作出相應(yīng)的下載適配操作。（5）鍵1鍵8 ：為實(shí)驗(yàn)信號(hào)控制鍵，此8個(gè)鍵受“多任務(wù)重配置”電路控制，它在每一張電路圖中的功能及其與主系統(tǒng)的連接方式隨SW9的模式選擇而變，使用中需參照第二節(jié)中的電路圖。（6）鍵9鍵12 ：實(shí)驗(yàn)信號(hào)控制鍵（僅GW48GK/PK型含此鍵）此4個(gè)鍵不受“多任務(wù)重配置”電路控制，使用方法參考“實(shí)驗(yàn)電路結(jié)構(gòu) NO.5”。（7） 數(shù)碼管18/發(fā)光管D1D16 ：也受“多任務(wù)重配置”電路控制，它們的連線形式也需參照第二節(jié)的電路圖。（8） 數(shù)碼管914/發(fā)光管D17D22 ：不受“多任務(wù)重配置”電路控制（僅GW48GK/PK型含此

24、發(fā)光管），它們的連線形式和使用方法參考“實(shí)驗(yàn)電路結(jié)構(gòu) NO.5”。（9）揚(yáng)聲器S1：目標(biāo)芯片的聲訊輸出，與目標(biāo)芯片的“SPEAKER”端相接，即PIO50。通過此口可以進(jìn)行奏樂或了解信號(hào)的頻率。（10） PS/2接口：通過此接口，可以將PC機(jī)的鍵盤和/或鼠標(biāo)與GW48系統(tǒng)的目標(biāo)芯片相連，從而完成PS/2通信與控制方面的接口實(shí)驗(yàn)，GW48-GK/PK含另一PS/2接口，參見實(shí)驗(yàn)電路結(jié)構(gòu) NO.5。（11）VGA視頻接口：通過它可完成目標(biāo)芯片對(duì)VGA顯示器的控制。(12) 單片機(jī)接口器件：它與目標(biāo)板的連接方式也已標(biāo)于主系統(tǒng)板上：連接方式可參見附圖2-13。注意1，對(duì)于GW48-GK/PK系統(tǒng)，實(shí)驗(yàn)

25、板左側(cè)有一開關(guān)，向上撥，將RS232通信口直接與FPGA的PIO31和PIO30相接；向下?lián)軇t與89C51單片機(jī)的P30和P31端口相接。于是通過此開關(guān)可以進(jìn)行不同的通信實(shí)驗(yàn)，詳細(xì)連接方式可參見附圖2-13。平時(shí)此開關(guān)向下打，不要影響FPGA的工作。（13） RS-232串行通訊接口：此接口電路是為單片機(jī)與PC機(jī)通訊準(zhǔn)備的，由此可以使PC機(jī)、單片機(jī)、FPGA/CPLD三者實(shí)現(xiàn)雙向通信。當(dāng)目標(biāo)板上FPGA/CPLD器件需要直接與PC機(jī)進(jìn)行串行通訊時(shí)，可參見附圖2-13，和實(shí)驗(yàn)電路結(jié)構(gòu)圖NO.5，將實(shí)驗(yàn)板右側(cè)的開關(guān)向上打“TO FPGA”，從而使目標(biāo)芯片的PIO31和PIO30與RS232口相接，

26、即使RS232的通信接口直接與目標(biāo)器件FPGA的PIO30/PIO31相接。而當(dāng)需要使PC機(jī)的RS232串行接口與單片機(jī)的P3.0和P3.1口相接時(shí)，則應(yīng)將開關(guān)向下打“TO MCU”既可（平時(shí)不用時(shí)也應(yīng)保持在個(gè)位置）。（14） “AOUT” D/A轉(zhuǎn)換 ：利用此電路模塊（實(shí)驗(yàn)板左下側(cè)），可以完成FPGA/CPLD目標(biāo)芯片與D/A轉(zhuǎn)換器的接口實(shí)驗(yàn)或相應(yīng)的開發(fā)。它們之間的連接方式可參閱“實(shí)驗(yàn)電路結(jié)構(gòu) NO.5” ：D/A的模擬信號(hào)的輸出接口是“AOUT”，示波器可掛接左下角的兩個(gè)連接端。當(dāng)使能撥碼開關(guān)8：“濾波1”時(shí)，D/A的模擬輸出將獲得不同程度的濾波效果 。注意，進(jìn)行D/A接口實(shí)驗(yàn)時(shí)，需打開左

27、側(cè)第2個(gè)開關(guān)，獲得+/-12伏電源，實(shí)驗(yàn)結(jié)束后關(guān)上此電源。（15） 系統(tǒng)復(fù)位鍵：此鍵是系統(tǒng)板上負(fù)責(zé)監(jiān)控的微處理器的復(fù)位控制鍵，同時(shí)也與接口單片機(jī)的復(fù)位端相連。因此兼作單片機(jī)的復(fù)位鍵。(16) 下載控制開關(guān) ：在系統(tǒng)板的左側(cè)第3個(gè)開關(guān)。當(dāng)需要對(duì)實(shí)驗(yàn)板上的目標(biāo)芯片下載時(shí)必須將開關(guān)向上打（即“DLOAD”）；而當(dāng)向下打（LOCK）時(shí)，將關(guān)閉下載口，這時(shí)可以將下載并行線拔下而作它用（這時(shí)已經(jīng)下載進(jìn)FPGA的文件不會(huì)由于下載口線的電平變動(dòng)而丟失）；例如拔下的25芯下載線可以與GWAK30+適配板上的并行接口相接，以完成類似邏輯分析儀方面的實(shí)驗(yàn)。(17)跳線座SPS ：短接“T_F”可以使用在系統(tǒng)頻率計(jì)。

28、頻率輸入端在主板右側(cè)標(biāo)有“頻率計(jì)”處。模式選擇為“A”。短接“PIO48”時(shí)，信號(hào)PIO48可用，如實(shí)驗(yàn)電路結(jié)構(gòu)圖NO.1中的PIO48。平時(shí)應(yīng)該短路“PIO48”(18) 目標(biāo)芯片萬(wàn)能適配座CON1/2 ：在目標(biāo)板的下方有兩條80個(gè)插針插座（GW48-CK系統(tǒng)），其連接信號(hào)如附圖1-1B所示，此圖為用戶對(duì)此實(shí)驗(yàn)開發(fā)系統(tǒng)作二次開發(fā)提供了條件。此二座的位置設(shè)置方式和各端口的信號(hào)定義方式與綜合電子設(shè)計(jì)競(jìng)賽開發(fā)板GWDVP-B完全兼容！ （19）撥8X8數(shù)碼點(diǎn)陣 ：在右上角的模擬EDA器件下載板上還附有一塊數(shù)碼點(diǎn)陣顯示塊，是通用供陽(yáng)方式，需要16根接插線和兩根電源線連接。詳細(xì)方法請(qǐng)看“實(shí)驗(yàn)演示”的P

29、OWER POINT。 四、軟件MAX+plus的開發(fā)平臺(tái)的聯(lián)合調(diào)試 雖然本節(jié)介紹的是基于MAX+plusII的文本輸入設(shè)計(jì)方法，但其基本設(shè)計(jì)流程是具有一般性，因而，設(shè)計(jì)的基本方法也完全適合于其它EDA工具軟件。本節(jié)將介紹利用MAX+plusII進(jìn)行VHDL文本輸入設(shè)計(jì)的基本方法和流程。1.編輯輸入并存盤VHDL原文件首先應(yīng)該建立好工作庫(kù)目錄，以便設(shè)計(jì)工程項(xiàng)目的存儲(chǔ)。作為示例，在此設(shè)立目錄為： E:muxfile ，作為工作庫(kù)。以便將設(shè)計(jì)過程中的相關(guān)文件存儲(chǔ)在此。任何一項(xiàng)設(shè)計(jì)都是一項(xiàng)工程（Project），都必須首先為此工程建立一個(gè)放置與此工程相關(guān)的所有文件的文件夾，此文件夾將被EDA軟件默認(rèn)

30、為工作庫(kù)（Work Library）。一般不同的設(shè)計(jì)項(xiàng)目最好放在不同的文件夾中，注意，一個(gè)設(shè)計(jì)項(xiàng)目可以包含多個(gè)設(shè)計(jì)文件，如頻率計(jì)。 圖4-1 進(jìn)入Max+plusII，建立一個(gè)新的設(shè)計(jì)文件 可利用WINDOWS資源管理器，新建一個(gè)文件夾。假設(shè)本項(xiàng)設(shè)計(jì)的文件夾取名為muxfile ，在E盤中，路徑為：E: muxfile 注意，文件夾不能用中文。接下去是打開MAX+plusII， 選擇菜單“File”“New”，出現(xiàn)如圖4-1所示的對(duì)話框，在框中選中“Text Editor file”，按“OK”按鈕，即選中了文本編輯方式。在出現(xiàn)的“Untitled - Text Editor” 文本編輯窗(圖

31、4-2)中鍵入圖6-13所示的VHDL程序（2選1多路選擇器），輸入完畢后，選擇菜單“FileSave”，即出現(xiàn)如圖4-2所示的“Save As”對(duì)話框。首先在“Directories”目錄框中選擇自己已建立好的存放本文件的目錄E:MUXFILE（用鼠標(biāo)雙擊此目錄，使其打開），然后在“File Name”框中鍵入文件名MUX21A.VHD，按“OK”按鈕，即把輸入的文件放在目錄E:MUXFILE中了。2.將當(dāng)前設(shè)計(jì)設(shè)定為工程為了使Max+plusII能對(duì)輸入的設(shè)計(jì)項(xiàng)目按設(shè)計(jì)者的要求進(jìn)行各項(xiàng)處理，在編譯/綜合MUX21A.VHD之前，需要設(shè)置此文件為頂層文件（最上層文件），或稱工程文件：Proj

32、ect，或者說將此項(xiàng)設(shè)計(jì)設(shè)置成工程。選擇菜單“File”Project“Set Project to Current File”，當(dāng)前的設(shè)計(jì)工程即被指定為MUX21A 。也可以通過選“File”“Project”“Name”，在跳出的“Project Name”窗中指定E:MUXFILE下的MUX21A.VHD為當(dāng)前的工程。設(shè)定后可以看見MAX+plusII主窗左上方（圖4-3）的工程項(xiàng)目路徑指向?yàn)椋骸癳:muxfilemux21a”。這個(gè)路徑指向很重要！如果設(shè)計(jì)項(xiàng)目由多個(gè)設(shè)計(jì)文件組成，則應(yīng)該將它們的主文件，即頂層文件設(shè)置成Project。如果要對(duì)其中某一底層文件進(jìn)行單獨(dú)編譯、仿真和測(cè)試，也必

33、須首先將其設(shè)置成Projcet。圖4-2 在文本編輯窗中輸入VHDL文件并存盤圖4-3 設(shè)定當(dāng)前文件為工程為了獲得與目標(biāo)器件對(duì)應(yīng)的，精確的時(shí)序仿真文件，在對(duì)文件編譯前必須選定最后實(shí)現(xiàn)本設(shè)計(jì)項(xiàng)目的目標(biāo)器件，在Max+plusII環(huán)境中主要選Altera公司的FPGA或CPLD。在設(shè)定工程文件后，應(yīng)該選擇用于編程的目標(biāo)芯片：選擇菜單“Assign”“Device”，在彈出的對(duì)話框中的“Device Family”下拉欄中，例如選擇FLEX10K，此窗口（圖4-4）的Device Family是器件序列欄，應(yīng)該首先在此攔中選定目標(biāo)器件對(duì)應(yīng)的序列名，如EPM7128S對(duì)應(yīng)的是MAX7000S系列；AC

34、EX1K對(duì)應(yīng)的是ACEX系列等。為了選擇EP1K30TC144-3器件，應(yīng)將此欄下方標(biāo)有Show only Fastest Speed Grades的勾消去，以便顯示出所有速度級(jí)別的器件。完成器件選擇后，按OK鍵。圖4-4 設(shè)定當(dāng)前文件為工程3.選擇VHDL文本編譯版本號(hào)和排錯(cuò)選菜單“MAX+plus II”“Compiler”菜單（圖4-5），圖4-5 設(shè)定VHDL編譯版本號(hào)圖4-6 設(shè)定VHDL編譯版本號(hào)出現(xiàn)編譯窗圖（4-5）后，需要根據(jù)自己輸入的VHDL文本格式選擇VHDL文本編譯版本號(hào)。選擇如圖4-6所示界面上方的“Interfaces”“VHDL Netlist Reader Set

35、tings”，在彈出的窗口中選“VHDL1987”或“VHDL1993”。這樣，編譯器將支持87或93版本的VHDL語(yǔ)言。這里，文件MUX21A.VHD屬于93版本的表述。由于綜合器的VHDL1993版本兼容VHDL1987版本的表述，所以如果設(shè)計(jì)文件含有VHDL1987或混合表述，都應(yīng)該選擇“VHDL1993”項(xiàng)。在按“START”鍵運(yùn)行編譯前，還需要作一件事，即在進(jìn)入編輯窗，選擇Processing項(xiàng)，選“Fitter Setting”，進(jìn)入如圖4-7的窗口，消去最上的“Use Quartus Fitter”的勾。圖4-7 消去“Use Quartus Fitter”項(xiàng)最后按“START”

36、鍵，運(yùn)行編譯器。如圖4-2所示，MUX21A.VHD文件中的實(shí)體結(jié)束語(yǔ)句沒有加分號(hào)“；”，在編譯時(shí)出現(xiàn)了如圖4-7所示的出錯(cuò)信息指示。有時(shí)盡管只有1、2個(gè)小錯(cuò)，但卻會(huì)出現(xiàn)大量的出錯(cuò)信息，確定錯(cuò)誤所在的最好辦法是找到最上一排錯(cuò)誤信息指示，用鼠標(biāo)點(diǎn)成黑色，然后點(diǎn)擊如圖4-7所示窗口左下方的“Locate”錯(cuò)誤定位鈕，就能發(fā)現(xiàn)在出現(xiàn)文本編譯窗中閃動(dòng)的光標(biāo)附近找到錯(cuò)誤所在。糾正后再次編譯，直至排除所有錯(cuò)誤。注意閃動(dòng)的光標(biāo)指示錯(cuò)誤所在只是相對(duì)的，有的錯(cuò)誤比較復(fù)雜，很難用此定位。圖4-8 確定設(shè)計(jì)文件中的錯(cuò)誤 VHDL文本編輯中還可能出現(xiàn)許多其它錯(cuò)誤，如： 1、錯(cuò)將設(shè)計(jì)文件存入了根目錄，并將其設(shè)定成工程，

37、由于沒有了工作庫(kù)，報(bào)錯(cuò)信息如下： Error ：Cant open VHDL WORK 2、錯(cuò)將設(shè)計(jì)文件的后綴寫成.tdf而非.vhd，在設(shè)定工程后編譯時(shí)，報(bào)錯(cuò)信息如下： Error ：Line1，F(xiàn)ile e:muxfilemux21a.tdf: TDF syntax error: . 3、未將設(shè)計(jì)文件名存為其實(shí)體名，如錯(cuò)寫為muxa.vhd，設(shè)定工程編譯時(shí)，報(bào)錯(cuò)信息如下： Error ：Line1，.VHDL Design File muxa.vhd must contain . 4.時(shí)序仿真接下來(lái)應(yīng)該測(cè)試設(shè)計(jì)項(xiàng)目的正確性，即邏輯仿真，具體步驟如下： 1、建立波形文件。為此設(shè)計(jì)建立一個(gè)波形

38、測(cè)試文件。根據(jù)圖4-3選擇File項(xiàng)及其New，再選擇New窗中的Waveform Editer.項(xiàng)，打開波形編輯窗。2、輸入信號(hào)節(jié)點(diǎn)。在圖4-9所示的波形編輯窗的上方選擇Node項(xiàng)，在下拉菜單中選擇輸入信號(hào)節(jié)點(diǎn)項(xiàng)Enter Nodes from SNF。在彈出的窗口（圖4-10）中首先點(diǎn)擊List鍵，這時(shí)左窗口將列出該項(xiàng)設(shè)計(jì)所以信號(hào)節(jié)點(diǎn)。由于設(shè)計(jì)者有時(shí)只需要觀察其中部分信號(hào)的波形，因此要利用中間的“=”鍵將需要觀察的信號(hào)選到右欄中，然后點(diǎn)擊OK鍵即可將測(cè)試信號(hào)s(I)、b(I)、a(I)和y(O)輸入仿真波形編輯窗。圖4-9從SNF文件中輸入設(shè)計(jì)文件的信號(hào)節(jié)點(diǎn)圖4-10 列出并選擇需要觀察的

39、信號(hào)節(jié)點(diǎn)圖4-11 在Options選項(xiàng)中消去網(wǎng)格對(duì)齊Snap to Grid的選擇（消去勾） 3、設(shè)置波形參量。圖4-11所示的波形編輯窗中已經(jīng)調(diào)入了半加器的所有節(jié)點(diǎn)信號(hào)，在為編輯窗的半加器輸入信號(hào)a和b設(shè)定必要的測(cè)試電平之前，首先設(shè)定相關(guān)的仿真參數(shù)。如圖4-11所示， 在Options選項(xiàng)中消去網(wǎng)格對(duì)齊Snap to Grid的選擇（消去勾），以便能夠任意設(shè)置輸入電平位置，或設(shè)置輸入時(shí)鐘信號(hào)的周期。 4、如圖4-12，4-13所示，設(shè)定仿真時(shí)間寬度。選擇File項(xiàng)及其End time選項(xiàng)，在End time選擇窗中選擇適當(dāng)?shù)姆抡鏁r(shí)間域，如可選80us（80微秒），以便有足夠長(zhǎng)的觀察時(shí)間。

40、5、加上輸入信號(hào)。圖4-11顯示了波形編輯窗各按鈕的功能。圖4-12 設(shè)定仿真時(shí)間寬度圖4-13 設(shè)定仿真時(shí)間寬度圖4-14 為輸入信號(hào)設(shè)定必要的測(cè)試電平或數(shù)據(jù) 圖4-15 為輸入信號(hào)設(shè)定必要的輸入信號(hào)圖4-16 mux21a仿真波形在圖4-15仿真波形中，多路選擇器mux21a的輸入端口a和b分別輸入時(shí)鐘周期為400ns和1.2us的時(shí)變信號(hào)。由圖可見，當(dāng)控制端s為高電平時(shí)，y的輸出為b的低頻率信號(hào)，而當(dāng)s為低電平時(shí)，y的輸出為a的高頻率信號(hào)。 圖4-17 仿真波形文件存盤 圖4-18 運(yùn)行仿真器 6、波形文件存盤。選擇File項(xiàng)及其Save as選項(xiàng)，按OK鍵即可。存盤窗（圖4-17）中的

41、波形文件名是默認(rèn)的（這里是mux21a.scf），所以直接存盤即可。 7、運(yùn)行仿真器。選擇MAX+plusII項(xiàng)及其中的仿真器Simulator選項(xiàng)，點(diǎn)擊跳出的仿真器窗口（圖4-18）中的Start鍵。圖4-16是仿真運(yùn)算完成后的時(shí)序波形。注意，剛進(jìn)入圖4-16的窗口時(shí)，應(yīng)該將最下方的滑標(biāo)拖向最左側(cè)，以便可觀察到初始波形。 8、觀察分析波形。還可以進(jìn)一步了解信號(hào)的延時(shí)情況。圖4-16右側(cè)的豎線是測(cè)試參考線，它與鼠標(biāo)箭頭間的時(shí)間差顯示在窗口上方的Interval小窗中。由圖可見輸入與輸出波形間有一個(gè)小的延時(shí)量。 圖4-19 打開延時(shí)時(shí)序分析窗 5.硬件測(cè)試 為在實(shí)驗(yàn)系統(tǒng)上驗(yàn)證設(shè)計(jì)的正確性，完成硬

42、件測(cè)試。如果目標(biāo)器件是EP1K30，建議選擇實(shí)驗(yàn)電路模式5，用鍵1（PIO0）控制通道選擇信號(hào)s ；a和b分別接clock5和clock0；輸出信號(hào)y接揚(yáng)聲器spker。通過短路帽選擇clock0接256Hz信號(hào)，clock5接1024Hz信號(hào)。 現(xiàn)在根據(jù)以上確定的實(shí)驗(yàn)?zāi)Ｊ芥i定多路選擇器在目標(biāo)芯片中的具體引腳：首先通過選擇“MAX+plus II”“Compiler”菜單，進(jìn)入編輯窗，然后在“Assign”項(xiàng)中選“Pin / Location / Chip”選項(xiàng)，在跳出的窗口中的Node Name項(xiàng)中輸入引腳a ，這時(shí)“Pin Type”項(xiàng)會(huì)出現(xiàn)“Input”指示字，表明 a 的引腳性質(zhì)是輸入

43、，否則將不出現(xiàn)此字。此時(shí)在“PIN”項(xiàng)內(nèi)輸入“126”引腳名，再點(diǎn)擊右下方的Add項(xiàng)，此引腳即設(shè)定好了；以同樣方法分別鎖定引腳 b、s、y（圖4-20），再點(diǎn)擊上方的OK。此4個(gè)引腳的選擇方法是根據(jù)附錄實(shí)驗(yàn)電路模式“NO.5”設(shè)定的。關(guān)閉“Pin / Location / Chip”窗后，應(yīng)點(diǎn)擊編輯窗的“Start”，將引腳信息編輯進(jìn)去。編程下載和硬件測(cè)試的步驟如下： （1）選 MAX+PLUS 項(xiàng)中的“Programmer”項(xiàng)，跳出Programmer窗后，選Options項(xiàng)中的硬件設(shè)置項(xiàng)“Hardware Setup”，在此窗的下拉窗中選“ByteBlaster (MV)”項(xiàng)，點(diǎn)擊OK即可

44、。 （2）將實(shí)驗(yàn)板連接好，接好電源，點(diǎn)“Configure”，即進(jìn)行編程下載。 （3）選實(shí)驗(yàn)電路模式“NO.5”后，用短路帽設(shè)定clock5和clock0的頻率分別為256Hz和1024Hz。當(dāng)用鍵1輸入高電平時(shí)，揚(yáng)聲器發(fā)出256Hz低頻聲，當(dāng)用鍵1輸入低電平時(shí)，揚(yáng)聲器發(fā)出1024Hz高頻聲。當(dāng)然也可以用示波器觀察輸出信號(hào)。圖4-20 引腳鎖定圖4-21 設(shè)置編程下載方式下載方式設(shè)定：選擇MAX+plusII項(xiàng)及其中的編程器Programmer選項(xiàng)，跳出如圖4-21左側(cè)所示的編程器窗口，然后選擇Options項(xiàng)的Hardware Setup硬件設(shè)置選項(xiàng)，其窗口如圖4-21左側(cè)所示。在其下拉菜單

45、中選ByteBlaster（MV）編程方式。此編程方式對(duì)應(yīng)計(jì)算機(jī)的并行口下載通道，“MV”是混合電壓的意思，主要指對(duì)ALTERA的各類芯核電壓（如5V、3.3V、2.5V與1.8V等）的FPGA/CPLD都能由此下載。此項(xiàng)設(shè)置只在初次裝軟件后第一次編程前進(jìn)行，設(shè)置確定后就不必重復(fù)此設(shè)置了。 圖4-22 向目標(biāo)器件下載配置文件下載：如圖4-22，點(diǎn)擊Configure鍵，向EPF10K10下載配置文件，如果連線無(wú)誤，應(yīng)出現(xiàn)圖6-33報(bào)告配置完成的信息提示。 到此為止，完整的設(shè)計(jì)流程已經(jīng)結(jié)束。VHDL文本輸入的設(shè)計(jì)可參考這一流程。6.設(shè)計(jì)流程歸納 圖4-23所示的是利用MAX+plusII進(jìn)行設(shè)計(jì)

46、的一般流程，因此對(duì)原理圖輸入設(shè)計(jì)和文本方式的硬件描述語(yǔ)言設(shè)計(jì)輸入都能適用。圖4-23 MAX+plusII一般設(shè)計(jì)流程 第三章 基于Matlab的FM仿真的實(shí)現(xiàn)一、matlab/simulink的介紹（一）MATLAB 的發(fā)展歷程和影響MATLAB 名字由MATrix 和 LABoratory 兩詞的前三個(gè)字母組合而成。那是20 世紀(jì)七十年代后期的事：時(shí)任美國(guó)新墨西哥大學(xué)計(jì)算機(jī)科學(xué)系主任的Cleve Moler 教授出于減輕學(xué)生編程負(fù)擔(dān)的動(dòng)機(jī)，為學(xué)生設(shè)計(jì)了一組調(diào)用LINPACK 和EISPACK 庫(kù)程序的“通俗易用”的接口，此即用FORTRAN 編寫的萌芽狀態(tài)的MATLAB。經(jīng)幾年的校際流傳，

47、在Little 的推動(dòng)下，由Little、Moler、Steve Bangert 合作，于1984年成立了MathWorks 公司，并把MATLAB 正式推向市場(chǎng)。從這時(shí)起，MATLAB 的內(nèi)核采用C 語(yǔ)言編寫，而且除原有的數(shù)值計(jì)算能力外，還新增了數(shù)據(jù)圖視功能。MATLAB 以商品形式出現(xiàn)后的短短幾年，就以其良好的開放性和運(yùn)行的可靠性，使原先控制領(lǐng)域里的封閉式軟件包紛紛淘汰，而改在MATLAB 平臺(tái)上重建。在時(shí)間進(jìn)入20 世紀(jì)九十年代的時(shí)候，MATLAB 已經(jīng)成為國(guó)際控制界公認(rèn)的標(biāo)準(zhǔn)計(jì)算軟件。到九十年代初期，在國(guó)際上30 幾個(gè)數(shù)學(xué)類科技應(yīng)用軟件中，MATLAB 在數(shù)值計(jì)算方面獨(dú)占鰲頭，而Mat

48、hematica 和Maple 則分居符號(hào)計(jì)算軟件的前兩名。Mathcad 因其提供計(jì)算、圖形、文字處理的統(tǒng)一環(huán)境而深受中學(xué)生歡迎。MathWorks 公司于1993 年推出了基于Windows 平臺(tái)的MATLAB4.0。4.x 版在繼承和發(fā)展其原有的數(shù)值計(jì)算和圖形可視能力的同時(shí)，出現(xiàn)了以下幾個(gè)重要變化：（1）推出了SIMULINK，一個(gè)交互式操作的動(dòng)態(tài)系統(tǒng)建模、仿真、分析集成環(huán)境。（2）推出了符號(hào)計(jì)算工具包。一個(gè)以Maple 為“引擎”的Symbolic Math Toolbox 1.0。此舉結(jié)束了國(guó)際上數(shù)值計(jì)算、符號(hào)計(jì)算孰優(yōu)孰劣的長(zhǎng)期爭(zhēng)論，促成了兩種計(jì)算的互補(bǔ)發(fā)展新時(shí)代。（3）構(gòu)作了Not

49、ebook 。MathWorks 公司瞄準(zhǔn)應(yīng)用范圍最廣的Word ，運(yùn)用DDE 和OLE，實(shí)現(xiàn)了MATLAB與Word 的無(wú)縫連接，從而為專業(yè)科技工作者創(chuàng)造了融科學(xué)計(jì)算、圖形可視、文字處理于一體的高水準(zhǔn)環(huán)境。從1997 年春的5.0 版起，后歷經(jīng)5.1、5.2、5.3、6.0、6.1 等多個(gè)版本的不斷改進(jìn)，MATLAB“面向?qū)ο蟆钡奶攸c(diǎn)愈加突出，數(shù)據(jù)類型愈加豐富，操作界面愈加友善。2002 年初夏所推6.5 版的最大特點(diǎn)是：該版本采用了JIT 加速器，從而使MATLAB 朝運(yùn)算速度與C 程序相比肩的方向前進(jìn)了一大步。假如說，在上世紀(jì)九十年代，新、老一代教科書的區(qū)別性標(biāo)志是“教材是否包含MATL

50、AB內(nèi)容”，那末進(jìn)入二十一世紀(jì)后，MATLAB 對(duì)教材的影響又以嶄新的形式出現(xiàn)：新教材正在更徹底地摒棄那些手工計(jì)算、計(jì)算尺計(jì)算、手搖或電動(dòng)計(jì)算機(jī)、電子模擬計(jì)算機(jī)時(shí)代建立的“老的但久被當(dāng)作經(jīng)典的”表述、分析和計(jì)算方法；而逐步地建立以現(xiàn)代計(jì)算工具（包括軟硬件）為平臺(tái)的新的表述、分析和計(jì)算方法，其中包括采用交互式圖形用戶界面去完成各種表述、分析和計(jì)算目的。（二） SIMULINKSIMULINK是一個(gè)進(jìn)行動(dòng)態(tài)系統(tǒng)建模、仿真和綜合分析的集成軟件包。它可以處理的系統(tǒng)包括：線性、非線性系統(tǒng)；離散、連續(xù)及混合系統(tǒng)；單任務(wù)、多任務(wù)離散事件系統(tǒng)。在SIMULINK 提供的圖形用戶界面GUI上，只要進(jìn)行鼠標(biāo)的簡(jiǎn)單

51、拖拉操作就可構(gòu)造出復(fù)雜的仿真模型。它外表以方塊圖形式呈現(xiàn)，且采用分層結(jié)構(gòu)。從建模角度講，這既適于自上而下（Top-down）的設(shè)計(jì)流程（概念、功能、系統(tǒng)、子系統(tǒng)、直至器件），又適于自下而上（Bottum-up） 逆程設(shè)計(jì)。從分析研究角度講，這種SIMULINK模型不僅能讓用戶知道具體環(huán)節(jié)的動(dòng)態(tài)細(xì)節(jié)，而且能讓用戶清晰地了解各器件、各子系統(tǒng)、各系統(tǒng)間的信息交換，掌握各部分之間的交互影響。在SIMULINK環(huán)境中，用戶將擺脫理論演繹時(shí)需做理想化假設(shè)的無(wú)奈，觀察到現(xiàn)實(shí)世界中摩擦、風(fēng)阻、齒隙、飽和、死區(qū)等非線性因素和各種隨機(jī)因素對(duì)系統(tǒng)行為的影響。在SIMULINK環(huán)境中，用戶可以在仿真進(jìn)程中改變感興趣的

52、參數(shù)，實(shí)時(shí)地觀察系統(tǒng)行為的變化。由于SIMULINK環(huán)境使用戶擺脫了深?yuàn)W數(shù)學(xué)推演的壓力和煩瑣編程的困擾，因此用戶在此環(huán)境中會(huì)產(chǎn)生濃厚的探索興趣，引發(fā)活躍的思維，感悟出新的真諦。二、正弦波發(fā)生器的simulink仿真三、幅度調(diào)制AM的simulink仿真第四章 仿真結(jié)果的VHDL代碼轉(zhuǎn)換一、DSP Builder的介紹及安裝(一)DSP BUILDER 簡(jiǎn)介 DSP BUILDER是一個(gè)系統(tǒng)級(jí)設(shè)計(jì)工具，它構(gòu)架在多個(gè)軟件工具之上，并把系統(tǒng)級(jí)和RTL級(jí)兩個(gè)設(shè)計(jì)領(lǐng)域的設(shè)計(jì)工具連接起來(lái)，最大程度地發(fā)揮了兩種工具的有時(shí)。DSP BUILDER依賴于MATH WORKS公司的數(shù)學(xué)分析工具M(jìn)ATLAB/SIM

53、ULINK，以SIMULINK的BLOCKSET出現(xiàn)，可以在SIMULINK中進(jìn)行圖形化設(shè)計(jì)和仿真，同時(shí)又通過SIGNALCOMPILER可以把MATLAB/SIMULINK的設(shè)計(jì)文件（.mdl）轉(zhuǎn)成相應(yīng)的硬件描述語(yǔ)言VHDL設(shè)計(jì)文件(.vhd),以及用語(yǔ)控制綜合與編譯的TCL腳本.而對(duì)后者的處理可以由FPGA/CPLD開發(fā)工具QUARTUS來(lái)完成.(二)安裝DSP BUILDER1運(yùn)行e:DSPBuilder213 dspbuilder-v2.1.3.exe，完成安裝，2設(shè)置授權(quán)文件放置目錄，例如設(shè)：d:FLEX，3. 使用安裝此軟件的PC機(jī)的C盤硬盤號(hào)碼，或網(wǎng)卡號(hào)向ALTERA公司購(gòu)買授權(quán)

54、文件：license.dat。4. 將文件： license.dat COPY到d:FLEX目錄。5. 設(shè)置授權(quán)文件變量路徑如果是WIN2000，右鍵點(diǎn)擊“我的電腦”的“屬性”，進(jìn)入“系統(tǒng)特性”窗， 1.選擇“高級(jí)”，再選擇其中的“環(huán)境變量”，2.選擇“新建”3.在“新建用戶變量”中設(shè)變量名為： LM_LICENSE_FILE而變量值為： d: FLEX license.dat二、轉(zhuǎn)換過程及VHDL代碼 SIGNAL COMPILER的設(shè)置都集中在項(xiàng)目設(shè)置選項(xiàng)部分.在“DEVICE”下拉選擇框中選擇需要的器件系列,默認(rèn)為STRATIX系列器件,對(duì)此可以修改.需要注意的是,在”DEVICE”中只

55、能選擇器件系列,不能指定具體的器件型號(hào),這需由QUARTUS自動(dòng)決定使用該器件系列中的某一個(gè)具體型號(hào)的器件. “SYNTHESIS”下拉選擇框可以選擇綜合器,共有三個(gè)選擇: *“LEONARDOSPECTRUM”:MENTOR的LEONARDOSPECTRUM綜合器;*“SYNPIFY”:SYNPILICITY的SYNPIFY PRO或SYNPIFY綜合器;*“QUARTUS ”:ALTERA 的FPGA/CPLD開發(fā)集成環(huán)境,內(nèi)含綜合功能.當(dāng)設(shè)置好DEVICE和SYNTHESIS后,硬件編譯”HARDWARE COMPILATION”部分就會(huì)列出一個(gè)操作流程,該流程為: 1.”CONVER

56、MDL TO VHDL”:將.mdl文件轉(zhuǎn)換為VHDL文件; 2.SYNTHESIS:綜合; 3.QUARTUS :QUARTUS編譯適配,生成編程文件.*幅度調(diào)制AM的VHDL代碼如下：- DSP Builder (Version 2.1.3 Build 31)- Quartus II development tool and MATLAB/Simulink Interface- Copyright ?2001-2003 Altera Corporation. All rights reserved.- The DSP Builder software, including, without

57、 limitation, the clock-cycle limited - versions of the MegaCore?Logic Functions included therein, may only be used to - develop designs for programmable logic devices manufactured by Altera Corporation - and sold by Altera Corporation and its authorized distributors. IN NO EVENT MAY - SUCH SOFTWARE

58、AND FUNCTIONS BE USED TO PROGRAM ANY PROGRAMMABLE LOGIC DEVICES, FIELD- PROGRAMMABLE GATE ARRAYS, ASICS, STANDARD PRODUCTS, OR ANY OTHER SEMICONDUCTOR - DEVICE MANUFACTURED BY ANY COMPANY OR ENTITY OTHER THAN ALTERA. For the complete - terms and conditions applicable to your use of the software and

59、functions, please - refer to the Altera Program License directorylibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_signed.all;library dspbuilder;use dspbuilder.dspbuilderblock.all;library lpm;use lpm.lpm_components.all;Entity am is Port(clock:in std_logic;sclrp :in std_logic:=0;iNoises:in

60、std_logic;iSinIns:in std_logic_vector(15 downto 0);oSinDelays:out std_logic_vector(15 downto 0);oStreamMods:out std_logic_vector(18 downto 0);end am;architecture aDspBuilder of am issignalSAStreamModO:std_logic_vector(18 downto 0);signal sclr :std_logic:=0;signalA0W:std_logic;signalA1W:std_logic_vec