EDA實(shí)驗(yàn) FPGA vhdl 兩個(gè)數(shù)碼管顯示12進(jìn)制

1、一、實(shí)驗(yàn)?zāi)康膶W(xué)習(xí)時(shí)序電路的設(shè)計(jì)，特別是計(jì)數(shù)器的設(shè)計(jì)、仿真和硬件測(cè)試， 進(jìn)一步熟悉VHDL設(shè)計(jì)技術(shù)。二、實(shí)驗(yàn)要求1、用VHDL語(yǔ)言設(shè)計(jì)4位加法計(jì)數(shù)器為同步十二進(jìn)制計(jì)數(shù)器，并 具有異步清零，同步使能的功能。2、用EDA6000實(shí)驗(yàn)儀進(jìn)行實(shí)驗(yàn)結(jié)果的驗(yàn)證。三、實(shí)驗(yàn)原理設(shè)計(jì)帶有異步復(fù)位和同步時(shí)鐘使能的4位加法計(jì)數(shù)器，所謂同步 或異步都是相對(duì)時(shí)鐘而言的。不依賴(lài)于時(shí)鐘而有效的信號(hào)稱(chēng)為異步信 號(hào)，反之為同步信號(hào)。因此，在使用VHDL語(yǔ)言設(shè)計(jì)該電路時(shí)，要 注意時(shí)鐘的使能信號(hào)發(fā)生時(shí)刻，以及進(jìn)程語(yǔ)句的啟動(dòng)信號(hào)處理。四、實(shí)驗(yàn)內(nèi)容1、用VHDL語(yǔ)言編寫(xiě)出含異步清零和同步時(shí)鐘使能的加法器電 路程序；通過(guò)QuartysII

2、進(jìn)行編輯、編譯、綜合、適配、仿真 測(cè)試，給出其所有的信號(hào)的時(shí)序仿真波形。2、按實(shí)驗(yàn)要求鎖定管腳，重新綜合。3、在EDA6000軟件中建立實(shí)驗(yàn)?zāi)Ｊ健?、下載設(shè)計(jì)文件；硬件驗(yàn)證計(jì)數(shù)器的工作性能。5、熟悉嵌入式邏輯分析儀，使用Signaltag 2對(duì)此計(jì)數(shù)器進(jìn)行實(shí) 時(shí)測(cè)試。五、實(shí)驗(yàn)結(jié)果1、調(diào)試首先建工程按照實(shí)驗(yàn)要求寫(xiě)好程序，確定程序運(yùn)行無(wú)誤后，進(jìn)行 波形仿真，這里有一點(diǎn)非常重要，就是輸入，輸出的進(jìn)制問(wèn)題，還有 就是該電路為時(shí)序電路，要做成時(shí)序電路進(jìn)行仿真。其次定義管腳，在Quartus II軟件上進(jìn)行管腳定義，為了方便這里 定義管腳如上面所示。然后再運(yùn)行程序。在對(duì)EDA6000建立相應(yīng)實(shí) 驗(yàn)?zāi)Ｊ?。?/p>

3、先前的定義管腳，在EDA6000中找到對(duì)應(yīng)的IO腳，對(duì)軟 件中的數(shù)碼管連接類(lèi)型進(jìn)行相應(yīng)設(shè)置，分別設(shè)置好按鍵。在EDA6000 的CLK0（I030）設(shè)置1HZ,也就是自動(dòng)產(chǎn)生1HZ脈沖波進(jìn)行計(jì)數(shù)。2、驗(yàn)證（1）當(dāng)RST為高電平，EN為低電平時(shí)，CQ輸出為0，即計(jì)數(shù)清 零，禁止計(jì)數(shù)。（2）當(dāng)RST為低電平時(shí)，EN為高電平時(shí)，每一個(gè)CLK的上升 沿后，CQ輸出加1,當(dāng)有第一個(gè)上升沿時(shí)，CO輸出進(jìn) 位信號(hào)。當(dāng)兩個(gè)數(shù)碼管顯示為11時(shí)，CO、CQ清零，從新 計(jì)數(shù)。3、波形圖lieelkenrstcqCoValue atlieelkenrstcqCoValue at14.08 nsA 1A 1A 0A 0

4、A 0JLrwwLrLrLrLrwLrLrwwLrLrLrLnTLrLrLrLrLrLrLrLrLrLrLnjLrLrLnrh0c0XtilX0XtilX0psIbU.U ns14.075 he拠 JU nmauiJ4、實(shí)驗(yàn)程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity CNT12 isport( clk,rst,en : in std_logic;Co: out std_logic_vector( 3 DOWNTO 0);cq: out std_logic_vector( 3

5、DOWNTO 0);end CNT12;architecture rtl of CNT12 issignal q1 : std_logic_vector(3 downto 0);signal q2 : std_logic_vector(3 downto 0); beginCo=0001 when (q2= 0001 ) else 0000; cq=q1(3 downto 0);process (clk, rst, en)beginif rst = 1 thenq1= 0000; q2= 0000;elsif (clkevent and clk = 1) thenif en = 1 thenif(q2= 0001 and q1= 0001) then q1= 0000; q2= 0000;elsif (q1=1001)thenq1=0000;q2=q2+1;else q1=q1+1;end if;end if;end if;end process;end rtl;六、心得體會(huì)這次試驗(yàn)，我們預(yù)習(xí)的很不充分，所需程序沒(méi)有在課前準(zhǔn)備好， 所以把實(shí)驗(yàn)的時(shí)間花在了修改程序上。這樣對(duì)我們來(lái)說(shuō)是很大的損 失。而且在修改程序時(shí)遇到很多問(wèn)題，證明我們沒(méi)有掌握好VHDL 的基本語(yǔ)法。所以以后一定要認(rèn)真學(xué)習(xí)VHDL。并且要在做實(shí)驗(yàn)之前