層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系

1、7 層次結(jié)構(gòu)的存儲器20071層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系7 層次結(jié)構(gòu)的存儲器7.1 概述7.2 半導(dǎo)體存儲器7.3 主存儲器設(shè)計方法7.4 芯片技術(shù)與發(fā)展7.5 高速存儲器7.6 Cache存儲器7.7 高速緩存性能的評估和提高7.8 虛擬存儲器7.9 層次結(jié)構(gòu)存儲器的一般框架7.10 P4和MAD Opteron的層次結(jié)構(gòu)存儲器20072層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系7 層次結(jié)構(gòu)的存儲器7.1 概述20073層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系 要求： 具有記憶功能 能快速讀寫7.1 概述 存儲器功能： 存放以二進(jìn)制形式表示的程序和數(shù)據(jù) 存儲器操作： 輸入設(shè)備輸入程序和數(shù)據(jù) 存儲器

2、寫 CPU讀取指令 存儲器讀 CPU執(zhí)行指令讀取操作數(shù) 存儲器讀 CPU保存結(jié)果到存儲器 存儲器寫 輸出設(shè)備輸出數(shù)據(jù) 存儲器讀20074層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系7.1 概述一、存儲器分類 1.按存儲介質(zhì)分 半導(dǎo)體存儲器：用半導(dǎo)體器件組成的存儲器 如：集成電路芯片 一般用作內(nèi)存磁表面存儲器：用磁性材料做成的存儲器 如：磁盤存儲器、磁帶存儲器 一般用作外存光存儲器： 根據(jù)光學(xué)原理制成 如光盤 用作外存 20075層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系一、存儲器分類 2.按存儲方式分 隨機(jī)存儲器： 信息的存取時間與信息存放的 物理位置無關(guān) 特點(diǎn)：速度快 如：半導(dǎo)體存儲器順序存儲器： 只能按某種

3、順序來存取，存取 時間和存儲單元物理位置有關(guān) 特點(diǎn)：速度慢、容量大、成本低 如： 磁帶存儲器半順序存儲器：具有隨機(jī)和順序兩種操作 如：磁盤存儲器找道為隨機(jī)操作；讀取扇區(qū)內(nèi)容則為順序操作20076層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系一、存儲器分類 3.按存儲器的讀寫功能分 只讀存儲器(ROM)：存儲內(nèi)容固定，一般僅進(jìn)行 讀取操作。用于保存參數(shù)、 數(shù)據(jù)或系統(tǒng)程序 隨機(jī)讀寫存儲器(RAM)：既能讀出又能寫入的半 導(dǎo)體存儲器4.按信息的可保存性分 非永久記憶的存儲器：斷電后信息即消失的存 儲器 永久記憶性存儲器： 斷電后仍能保存信息的 存儲器例：磁盤、光盤等， 包括ROM例：RAM20077層次結(jié)構(gòu)的存

4、儲器-計算機(jī)科學(xué)技術(shù)系一、存儲器分類 5.按在計算機(jī)系統(tǒng)中的作用分 主存儲器輔助存儲器高速緩沖存儲器控制存儲器微程序控制器中用于 存放微指令的存儲器存儲器系統(tǒng) 20078層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系7.1 概述二、存儲器的層次結(jié)構(gòu) 存儲器設(shè)計目標(biāo)： 容量大，速度快，成本低各部分各有側(cè)重，從總體上來提高存儲器性能 解決三者之間矛盾的方法: 目前通常采用多級存儲器體系結(jié)構(gòu)高速緩沖存儲器主存儲器外存儲器20079層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系二、存儲器的層次結(jié)構(gòu)分層次的依據(jù)：程序訪問的局部性理論： 時間局部性 如果一個存儲單元被訪問，則可能這 個單元將很快會再次被訪問 空間局部性 如果一個

5、存儲單元被訪問，則該單元 鄰近的單元很快會再次被訪問循環(huán)、子程序順序執(zhí)行200710層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系二、存儲器的層次結(jié)構(gòu)框圖： c a c h e 外 存 CPU 寄存器 c a c h e 主 存 一般用SRAM實(shí)現(xiàn)，存取速度快，但價格高一般用DRAM實(shí)現(xiàn)，存取速度較SRAM慢，集成度高，價格相對便宜磁盤、光盤等，容量大，位價格相對便宜200711層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系二、存儲器的分級結(jié)構(gòu)結(jié)構(gòu)圖：CPU寄存器Cache主存 磁盤Cache 磁盤 磁帶 光盤CPU能直接訪問的存儲器稱為內(nèi)存儲器，包括高速緩沖存儲器和主存儲器CPU不能直接訪問外存儲器，外存儲器的信息

6、必須調(diào)入內(nèi)存儲器后才能被CPU進(jìn)行處理200712層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系二、存儲器的分級結(jié)構(gòu)各級存儲器的用途和特點(diǎn)： 圖7-1名稱簡稱用途特點(diǎn)高速緩沖存儲器Cache高速存取指令和數(shù)據(jù)存取速度快，但存儲容量小主存儲器主存存放計算機(jī)運(yùn)行期間的大量程序和數(shù)據(jù)存取速度較快，存儲容量較大外存儲器外存存放系統(tǒng)程序和大型數(shù)據(jù)文件及數(shù)據(jù)庫存儲容量大，位成本低200713層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系二、存儲器的分級結(jié)構(gòu)存儲層次體系：離處理器較近的一級是較遠(yuǎn)層次的子集 數(shù)據(jù)復(fù)制僅在相鄰層次之間進(jìn)行； 復(fù)制單位為塊（行）； 圖7-2 若處理器需要的數(shù)據(jù)在高層的某個塊里，則 命中；若不在，這次數(shù)據(jù)

7、請求稱為缺失； 命中率（N1為命中的數(shù)據(jù)，N2為缺失的數(shù)據(jù)）H =N1N1 + N2200714層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系二、存儲器的分級結(jié)構(gòu) 性能分析 1. 兩級存儲體系 設(shè)：M1(內(nèi)存)、M2 (外存)為兩級存儲器； Si為Mi的容量，S為整個存儲結(jié)構(gòu)的容量； Ci為Mi的單位成本，C為整個存儲結(jié)構(gòu)的單位成本 TAi為Mi的存取時間，TA為平均存取時間 顯然： S1S2; C1C2; TA1TA2 結(jié)論1： 總?cè)萘?S=S1+S2 結(jié)論2： 平均價格 C=(C1S1+C2S2)/(S1+S2) 當(dāng)S2S1 C接近于M2的C2 因?yàn)镸2的位價格低，所以總成本低200715層次結(jié)構(gòu)的存

8、儲器-計算機(jī)科學(xué)技術(shù)系1. 兩級存儲體系分析速度：若CPU訪問的內(nèi)容已在M1中，則平均存取速度TA=TA1若CPU訪問的內(nèi)容不在M1中，則必須M2M1,TA=TA2 TA=N1TA1+N2TA2N1+N2設(shè)：N1為M1中一次訪問到的信息量 N2為M1中沒有找到需從M2中調(diào)入的信息量 則：200716層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系1. 兩級存儲體系設(shè)命中率為：顯然： 0 H 1H =N1N1 + N2CPU能在M1中一次獲得數(shù)據(jù)的比率代入上式：TA=N1TA1+N2TA2N1+N2=N1+N2TA2N1+N2-N1N1N1+N2TA1+N1= H TA1 + (1-H) TA2結(jié)論3：二級存

9、儲體系無法解決速度與成本的矛盾 存儲器的存取速度取決于H，H越大，TA越接近于TA1。 內(nèi)存速度不提高，TA不可能提高，而提高TA，成本必上升。200717層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系 設(shè)計思想 采用少量昂貴的快存與大量廉價的存儲器相配合 總體上提高系統(tǒng)的運(yùn)行速度 性能分析2. 三級存儲體系 解決速度與成本的矛盾以及容量與成本的矛盾 分析兩級存儲器速度慢的原因： 存儲器的存取速度本身慢于CPU的速度； 二級存儲體系外存與內(nèi)存的數(shù)據(jù)交互又影響了速度 解決方案 采用了分級存儲體系，使各部分各有側(cè)重，從總體 上來提高存儲器性能。 200718層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系 Cache：強(qiáng)調(diào)

10、快速存取，力求與CPU速度相匹配 外存： 強(qiáng)調(diào)大的存儲容量，以滿足大容量存儲要求2. 三級存儲體系 高速緩沖存儲器主存儲器外存儲器 必須先通過接口電路將信 息以批量方式送入內(nèi)存， 才能由CPU訪問CPU可直接訪問快存主存外存速度成本容量200719層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系3.1 存儲器概述三、主存儲器的技術(shù)指標(biāo) 1. 存儲容量一個存儲器中可以容納的存儲單元總數(shù)，存儲容量的單位有B、K、M、G、T等存儲容量反映了存儲空間的大小字存儲單元/字地址字節(jié)存儲單元/字節(jié)地址按字尋址的計算機(jī)按字節(jié)尋址的計算機(jī)200720層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系三、主存儲器的技術(shù)指標(biāo)2. 存儲速度 反映

11、存儲器速度的指標(biāo)： （1）存取時間（tA） 又稱存儲器訪問時間，即：從啟動一次存儲器操作到完成該操作所經(jīng)歷的時間，單位為ns。（2）存儲周期（tRC）是指連續(xù)啟動兩次讀操作所需間隔的最小時間，通常略大于存取時間，單位為ns。（3）存儲器帶寬是指單位時間里存儲器所存取的信息量，單位為：位/秒、字節(jié)/秒，是衡量數(shù)據(jù)傳輸速率的重要技術(shù)指標(biāo)200721層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系三、主存儲器的技術(shù)指標(biāo)3. 性能/價格比 性能：容量、速度、可靠性等 對不同應(yīng)用的存儲器有不同的要求 性能/價格比是衡量整個存儲系統(tǒng)的重要 指標(biāo)200722層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系7 層次結(jié)構(gòu)的存儲器7.1 概

12、述7.2 半導(dǎo)體存儲器200723層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系7.2 半導(dǎo)體存儲器內(nèi)存普遍采用半導(dǎo)體存儲器 特點(diǎn)： 存儲體積小 可靠性高 速度快 價廉200724層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系7.2 半導(dǎo)體存儲器一、半導(dǎo)體存儲器分類 按半導(dǎo)體材料不同分 按存儲原理不同分 雙極型(TTL)半導(dǎo)體存儲器 RAM 靜態(tài)MOS存儲器（SRAM） 金屬氧化物(MOS)半導(dǎo)體存儲器 動態(tài)MOS存儲器（DRAM） 掩模式只讀存儲器 ROM ROM 熔絲式 PROM 可編程只讀存儲器 光可擦除可編程只讀存儲器 EPROM 電可擦除可編程只讀存儲器 EEPROM Flash：非揮發(fā)性，可聯(lián)機(jī)讀寫200

13、725層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系7.2 半導(dǎo)體存儲器二、MOS型RAM 1. SRAM （1）基本存儲元組成存儲器的基本單元是存儲元用來存儲一位二進(jìn)制信息0或1 SRAM的存儲元由MOS管觸發(fā)器電路組成200726層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系1. SRAM六管SRAM存儲元T3、T4為負(fù)載管T1、T2組成觸發(fā)器：存儲元的基本部分T5、T6、T7、T8為開關(guān)管分別由X地址譯碼線和Y地址譯碼線控制200727層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系1. SRAM六管SRAM存儲元 記憶功能 記憶“1”截止導(dǎo)通10200728層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系1. SRAM六管SRAM存儲元

14、 記憶功能 記憶“0”截止導(dǎo)通10結(jié)論：電路有兩個穩(wěn)定的狀態(tài)，分別表示“0”或“1”狀態(tài)200729層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系1. SRAM六管SRAM存儲元 快速讀寫 寫操作 地址選中 數(shù)據(jù)送存儲器 寫命令到導(dǎo)通10導(dǎo)通導(dǎo)通導(dǎo)通200730層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系1. SRAM六管SRAM存儲元 快速讀寫 讀操作 地址選中 讀命令到 存儲器送出數(shù)據(jù)導(dǎo)通10導(dǎo)通導(dǎo)通導(dǎo)通200731層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系1. SRAM六管SRAM存儲元 保持?jǐn)?shù)據(jù) 地址未選中截止10截止截止截止200732層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系1. SRAM（2）SRAM存儲器的組成 存

15、儲體 地址譯碼電路 讀寫電路 控制電路200733層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系（2）SRAM存儲器的組成框圖：6464=4096存儲矩陣I/O電路Y譯碼器輸出驅(qū)動控制電路1216驅(qū)動器X譯碼器地址反相器16421642A0A1A5164數(shù)據(jù)輸出數(shù)據(jù)輸入讀/寫片選A6A7A11存儲體：存儲元的集合，存儲單元按矩陣 形式排列，由X選擇線（行線）和 Y選擇線（列線）的交叉來選擇所 需的存儲單元地址譯碼器：通過行、列地址譯碼， 產(chǎn)生譯碼選擇線，選 中某一存儲單元200734層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系（2）SRAM存儲器的組成 存儲體存儲器中存儲信息的實(shí)體，是所 有存儲元的集合 計算機(jī)存儲

16、信息的最小單位計算機(jī)存取信息（尋址）的最小單位 存儲元（bit） 若干存儲元 存儲單元 許許多多存儲單元 存儲體200735層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系CPU送出地址信息 存儲器地址寄存器 地址譯碼器 產(chǎn)生相應(yīng)的X、Y譯碼選擇線 選中某一存儲單元 （2）SRAM存儲器的組成 地址譯碼器接受CPU的地址信息，并完 成譯碼。譯碼地址總線200736層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系（2）SRAM存儲器的組成 單譯碼方式：只使用一個地址譯碼器，每條 地址譯碼選擇線對應(yīng)一個存儲 單元 適用于小容量存儲器 雙譯碼方式：二維編碼方案，采用兩個譯碼 器，存儲體矩陣排列，通過X 地址譯碼選擇線和Y地址譯

17、碼 選擇線確定某一個存儲單元適 用于大容量存儲器200737層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系（2）SRAM存儲器的組成雙譯碼結(jié)構(gòu)： 地址譯碼器分為X向和Y向兩個譯碼器 每個譯碼器有n/2個輸入端，輸出的地址譯碼選擇線為2n/2 X向和Y向譯碼器輸出線交叉，可以得到2n個輸出結(jié)果 雙譯碼器需要譯碼輸出線22n/2根； 而單譯碼器則需要2n根譯碼輸出線單譯碼：設(shè)地址線N=10，則譯碼選擇線為2N=1024雙譯碼：設(shè)地址線N=10，則譯碼選擇線為22n/2=64200738層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系（2）SRAM存儲器的組成 驅(qū)動器雙譯碼結(jié)構(gòu)中，一條X方向的選擇線要驅(qū)動掛在其上的所有存儲元

18、電路，故其負(fù)載很大。加驅(qū)動器，增加驅(qū)動能力，以推動線上的所有存儲元電路。 I/O電路 用于控制被選中的存儲元內(nèi)容的讀出或 寫入操作； 具有放大信息的作用。200739層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系（2）SRAM存儲器的組成 片選與讀寫控制電路 片選：多片存儲器芯片構(gòu)成存儲器時，以 選擇某一芯片工作。 讀/寫控制：接受CPU的讀/寫命令，對存儲 器進(jìn)行讀/寫操作。 輸出驅(qū)動電路 具有三態(tài)功能的輸出緩沖器。200740層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系1. SRAM（3）SRAM存儲器芯片的規(guī)格和實(shí)例 規(guī)格 2114（1K4位） 6116（2K8位） 6264（8K8位） 等等 多片連接可構(gòu)成

19、不同容量的存儲器200741層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系（3）SRAM存儲器芯片的規(guī)格和實(shí)例 實(shí)例： Intel 2114（1K4位） 框圖 行選擇6464存儲矩陣列I/O控制列選擇輸入數(shù)據(jù)控制I/O1A3A4A5A6A7A8I/O2I/O3I/O4CSWEA0A1A2A9164116VccGND 4096個六管存儲元電路排成了6464的矩陣 地址線A3A8用于行譯碼，A0,A1,A2,A9用于 列譯碼，每根列選擇線同時連接4位CS和WE通過三態(tài)門控制數(shù)據(jù)的輸入和輸出讀寫控制：低電平為寫 高電平為讀片選：低電平有效200742層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系（3）SRAM存儲器芯片的規(guī)

20、格和實(shí)例 Intel 2114（1K4位） 外部引腳： A9A0: 10根地址線，選1K存儲單元（4位） I/O4 I/O1:4位輸入輸出數(shù)據(jù)線 CS: 片選 WE: 寫操作（L）；讀操作（H） VCC: 電源 GND： 地200743層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系（3）SRAM存儲器芯片的規(guī)格和實(shí)例 Intel 2114（1K4位） 行選擇6464存儲矩陣列I/O控制列選擇輸入數(shù)據(jù)控制I/O1A3A4A5A6A7A8I/O2I/O3I/O4CSWEA0A1A2A9164116VccGND200744層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系（3）SRAM存儲器芯片的規(guī)格和實(shí)例 Intel 211

21、4（1K4位=4096=6464） 內(nèi)部結(jié)構(gòu) 行地址(A3-A8)64根行選擇線 列地址(A0-A2,A9)16根列選擇線 6464矩陣 每條同時接4位 存儲元數(shù)據(jù)I/O電路輸出三態(tài)門數(shù)據(jù)總線I/Oi 輸入三態(tài)門 由片選信號及寫信號控制輸入輸出三態(tài)門200745層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系（3）SRAM存儲器芯片的規(guī)格和實(shí)例 2114操作時序 時序描述器件的動態(tài)工作過程 讀周期 P78圖3.8(a) tCXtRCtAtCOtOTDtOHAtRC讀周期時間tA讀出時間tCO片選到數(shù)據(jù)輸出延遲tCX片選到輸出有效tOTD從斷開片選到輸出變?yōu)槿龖B(tài)tOHA地址改變后的維持時間200746層次結(jié)構(gòu)

22、的存儲器-計算機(jī)科學(xué)技術(shù)系（3）SRAM存儲器芯片的規(guī)格和實(shí)例 讀周期 讀出過程：地址有效CS有效數(shù)據(jù)輸出 滿足條件： 地址有效經(jīng)tA時間； 片選有效經(jīng)tCO時間。 數(shù)據(jù)保持時間： CS無效后的tOTD內(nèi)； 當(dāng)?shù)刂犯淖兒蟮膖OHA時間內(nèi)。 讀周期為 tRC讀出時間tA200747層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系（3）SRAM存儲器芯片的規(guī)格和實(shí)例 寫周期 P78圖3.8(b)tDWtWCtAWtWtDHtWRtWC寫周期時間tW寫數(shù)時間tWR寫恢復(fù)時間tDTW從寫信號有效到輸出三態(tài)的時間tDW數(shù)據(jù)有效時間tDH寫信號無效后數(shù)據(jù)保持時間tDTW200748層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系（3

23、）SRAM存儲器芯片的規(guī)格和實(shí)例 寫入過程： 地址有效 CS有效 數(shù)據(jù)輸出為高阻寫入 寫命令有效 數(shù)據(jù)輸入 命令：寫命令寬度：CS與WE相與至少為tW； 地址：寫命令有效期間地址不允許變化 地址有效時間至少為： tWC= tAW+ tW+ tWR 數(shù)據(jù)：寫入的數(shù)據(jù)必須在CS、WE無效前的tDW 時間之前在數(shù)據(jù)總線上穩(wěn)定200749層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系（3）SRAM存儲器芯片的規(guī)格和實(shí)例 例1）請指出下圖中寫入時序中的錯誤寫入存儲器的時序信號必須同步。通常，當(dāng)R/W線加負(fù)脈沖時，地址線和數(shù)據(jù)線的電平必須是穩(wěn)定的 錯誤正確200750層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系二、MOS型RA

24、M2. DRAM（1）四管動態(tài)存儲元 為了提高集成度，去掉T3、T4管 不需電源持續(xù)供電，節(jié)省功耗動態(tài)存儲元是利用電路中柵極電容存儲電荷的原理來保存信息的 需較高的輸入阻抗，以防止電容快速放電， 一般均采用MOS電路200751層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系2. DRAM四管DRAM存儲元：預(yù)充管：同一列的位線上接有兩個公共的預(yù)充管200752層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系2. DRAM寫入操作： 地址譯碼選中控制管導(dǎo)通 I/O與I/O加相反的電平。通過T5,T6,T7,T8，所存信息 送到A,B端，T1，T2管的柵極電容存儲相應(yīng)的電荷 地址撤消控制管斷開靠T1,T2管柵極電容的存儲作

25、 用，可以在一定時間內(nèi)(幾ms)保存寫入的信息1001需定時刷新200753層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系2. DRAM讀出操作： 預(yù)充電T9,T10管導(dǎo)通電源對位線電容CD,CD充電 當(dāng)字選擇線有效使T5,T6導(dǎo)通時存儲的信息通過A,B向位 線輸出。若原存儲的是“1”，則電容C2上存有電荷，T2導(dǎo)通， 而T1截止，使CD上的預(yù)充電荷經(jīng)T2泄漏，故D=0，而D=1， 信號通過I/O和I/O輸出 CD上的電荷通過A又向C2補(bǔ)充，故讀出也起到刷新的作用1001 當(dāng)位選擇線使T7,T8導(dǎo)通時D,D上的信息輸出至I/O,I/O200754層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系2. DRAM刷新操作按所

26、存信息補(bǔ)充柵極電荷 若原存“1” T2導(dǎo)通(T1截止) C2慢慢放電，A點(diǎn) 預(yù)充電T9,T10管導(dǎo)通電源對位線電容CD,CD充電 當(dāng)字選擇線有效使T5,T6導(dǎo)通時A與D相連，進(jìn)行充電; B與D相連，進(jìn)行放電1001 位選擇線無效，T7,T8截止，封鎖信號向外輸出， 僅達(dá)到刷新目的 刷新無需列選擇信號，即可按行進(jìn)行，給出行地址， 一行同時刷新； 刷新必須定時（幾ms）進(jìn)行，否則所存信息可能丟失200755層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系2. DRAM（2）單管DRAM存儲元：寫入：字選擇線有效 T1管導(dǎo)通信息由數(shù)據(jù)線（位線）存入電容C中讀出：字選擇線有效存儲在電容C上的電荷，通過T1輸出到數(shù)據(jù)

27、線上經(jīng)讀出放大器即可得到存儲信息由于CD的存在，位線上得到的電壓遠(yuǎn)小于原C上存儲的電壓，需對讀出信號進(jìn)行放大；同時由于C上的電荷減少，每次讀出后要及時對讀出單元進(jìn)行刷新為破壞性讀出CDC分布電容200756層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系2. DRAM單管、四管DRAM存儲元比較：名稱優(yōu)點(diǎn)缺點(diǎn)四管存儲元電路外圍電路比較簡單管子多，占用的芯片面積大單管存儲元電路元件數(shù)量少，集成度高需要有高鑒別能力的讀出放大器配合工作，外圍電路比較復(fù)雜。200757層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系2. DRAM（3）DRAM存儲器芯片的規(guī)格和實(shí)例 規(guī)格 2108（8K1位） 2116（16K1位） 2164（

28、64K1位） MCM516100（16M1位） 等等 多片連接可構(gòu)成不同容量的存儲器200758層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系2. DRAM 實(shí)例：Intel 2116（16K1位）框圖 P81圖3.11 32128存儲元128位輸出放大器32128存儲元64條選擇線的譯碼器128位輸出放大器的譯碼器和I/O門32128存儲元128位輸出放大器32128存儲元64條選擇線的譯碼器輸出鎖存器和緩沖器寫命令鎖存器時鐘發(fā)生器(2)時鐘發(fā)生器(1)RASWEDINDOUTA0A67位地址鎖存器(行)7位地址鎖存器(列)輸入數(shù)據(jù)鎖存器CASI/OI/O存儲元：(324) 128=16K存儲矩陣 由行

29、地址選擇四個存儲體中某一個的某一行 由列地址選擇128個存儲元中的某一個1#2#3#4#結(jié)構(gòu)大體與SRAM存儲芯片相似，不同點(diǎn)為： 由于集成度高，地址線一般采用復(fù)用技術(shù)，即CPU送來的 地址信號應(yīng)分成行、列地址兩次送入。行、列地址分別由 行選擇信號（RAS）和列選擇信號（CAS）選通； DRAM無片選信號，可由RAS和CAS選擇芯片。200759層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系2. DRAM 地址復(fù)用技術(shù)：刷新僅需行地址200760層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系2. DRAM 2116操作時序 讀周期 P82圖3.12a地址：行/列地址分時傳送，分別由RAS和CAS 的下降沿打入行/列地

30、址鎖存器 保證地址正確輸入： 行/列地址信號必須在選通信號之前穩(wěn) 定到達(dá)(行tASR/列tASC) 并在選通信號有效后保持一段時間(tAH)200761層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系 2116 操作時序 讀周期 P82圖3.12a 讀數(shù)據(jù)：行地址有效行選擇信號有效列選擇信號有效列地址有效行選擇信號、列選擇信號及地址撤銷數(shù)據(jù)輸出列選擇信號有效后的tCAC時間200762層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系 2116 操作時序 寫周期 P82圖3.12b 寫數(shù)據(jù)：行地址有效行選擇信號有效列選擇信號有效列地址、數(shù)據(jù)有效寫命令有效行選擇信號、列選擇信號及地址撤銷數(shù)據(jù)寫入 寫命令寬度應(yīng)大于tWP; 在

31、寫命令作用期間，地址、數(shù)據(jù)信號均要求穩(wěn)定200763層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系 2116 操作時序 刷新周期 2116的刷新周期為2ms 刷新以行進(jìn)行，要求在2ms內(nèi)對所有存儲行 刷新一遍（128行） 為控制刷新操作，需外部電路支持 刷新定時器 刷新計數(shù)器 刷新地址寄存器等刷新行地址和RAS撤銷刷新行地址有效RAS有效200764層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系2. DRAM（4）DRAM的刷新刷新過程：讀出過程，恢復(fù)柵極電容的電荷刷新周期：保證信息不丟失，不需對存儲器 進(jìn)行讀出操作的最長時間常用刷新方式： 集中式 分散式 異步式200765層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系（4）D

32、RAM的刷新 集中式刷新0.5s64s1936s死時間在整個刷新間隔內(nèi)，前一段時間進(jìn)行正常讀/寫周期或維持周期，最后64us則集中進(jìn)行刷新操作。正常讀/寫操作與刷新操作分開進(jìn)行，刷新集中完成。特點(diǎn)：存在一段停止讀/寫操作的死時間 適用于高速存儲器200766層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系（4）DRAM的刷新 分散式刷新tctmtr一個存儲系統(tǒng)周期tc的前半段時間tm用來進(jìn)行讀/寫操作或維持信息，后半段時間tr則作為刷新操作時間。這樣每經(jīng)過128個系統(tǒng)周期時間，整個存儲器便全部刷新一遍。將一個存儲系統(tǒng)周期分成兩個時間片，分時進(jìn)行正常讀/寫、維持操作和刷新操作。特點(diǎn)：不存在停止讀/寫操作的死時

33、間但系統(tǒng)運(yùn)行速度降低200767層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系（4）DRAM的刷新 異步式刷新0.5s0.5stc0.5s0.5stcREFW/RW/RW/RW/RREFW/RW/RW/RW/R15.6s15.6s前兩種方式的結(jié)合，每隔一段時間刷新一次，保證在刷新周期內(nèi)對整個存儲器刷新一遍。 例如：刷新周期為2ms，存儲器共有128行， 2000s12815.6s 即每隔15.6s刷新一行200768層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系（4）DRAM的刷新例2）討論1M1位DRAM芯片的刷新方法，設(shè)刷 新周期為8ms，芯片以5122048矩陣排列解：刷新以行進(jìn)行，刷新時一行上的2048個存儲

34、元同時進(jìn)行，芯片共512行，因此刷新地址為A0A8，即在8ms內(nèi)進(jìn)行512次刷新操作。 集中刷新方式：在8ms內(nèi)用連續(xù)的512個讀/寫 周期作為刷新操作，其余為正常讀寫操作； 異步刷新方式：8ms51215.6s 每15.6s定時刷新一次200769層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系2. DRAM（5）標(biāo)準(zhǔn)的刷新操作 只用RAS信號的刷新： 只用RAS信號來控制刷新 優(yōu)點(diǎn)：消耗的電流小 缺點(diǎn)：需要外部刷新地址計數(shù)器 CAS在RAS之前的刷新： 當(dāng)先送CAS信號，再送RAS信號時，表示 進(jìn)入刷新操作，并自動將芯片內(nèi)刷新地址 計數(shù)器加1200770層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系（5）標(biāo)準(zhǔn)的刷新

35、操作 隱含式刷新： 正常讀/寫周期內(nèi)，在RAS信號線上加一個脈沖表示刷新命令，芯片在這個信號控制下進(jìn)行刷新操作，地址由內(nèi)部提供。優(yōu)點(diǎn)：不需提供專門的刷新周期，提高速度200771層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系7.2 半導(dǎo)體存儲器三、半導(dǎo)體只讀存儲器 掩模式只讀存儲器 ROM ROM 熔絲式 PROM 可編程只讀存儲器 光可擦除可編程只讀存儲器 EPROM 電可擦除可編程只讀存儲器 EEPROM 優(yōu)點(diǎn)：具有不易失性，即使電源被切斷，ROM的信息 也不會丟失。用途：存放系統(tǒng)文件和固定參數(shù)，便于系統(tǒng)調(diào)用。200772層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系三、半導(dǎo)體只讀存儲器 EPROM可以用紫外光照

36、射擦除原來寫入的數(shù)據(jù)，寫入數(shù)據(jù)時需要相對較高的電壓S(源極) D(漏極)浮空多晶硅柵SiO2PPAlN基體P溝道EPROM結(jié)構(gòu)示意圖+25V 管子制造好時，硅柵上沒有電荷，因此管子內(nèi)沒有導(dǎo) 電溝道，D極和S極之間是不導(dǎo)電的當(dāng)把EPROM管子用于存儲矩陣時，這種電路組成的存儲 矩陣輸出為全“1”當(dāng)寫入“0”時，在D和S極之間加上25V高壓，同時加上 編程脈沖（其寬度約為50ms），所選中的單元在這個 電壓作用下，D、S之間被瞬時擊穿，于是有電子通過 絕緣層注入到硅柵當(dāng)高壓電源去除后，因?yàn)楣钖疟唤^緣層包圍，故注入 的電子無處泄露，硅柵變負(fù)，于是形成了導(dǎo)電溝道， 從而使EPROM存儲元導(dǎo)通，輸出為“

37、0”200773層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系三、半導(dǎo)體只讀存儲器 EPROM基本存儲元電路P溝道EPROM結(jié)構(gòu)示意圖EPROM字線Vcc位線由這種EPROM做成的片子封裝上方有一個石英玻璃窗口，當(dāng)用紫外線照射這個窗口時，所有電路中的浮空晶柵上的電荷會形成光電流漏走，使電路恢復(fù)起始狀態(tài)，從而把原先寫入的“0”信息擦去200774層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系三、半導(dǎo)體只讀存儲器 EPROM 的規(guī)格和實(shí)例 規(guī)格 2716（2K8位） 2732（4K8位） 2764（8K8位） 27128（16K8位） 等等 多片連接可構(gòu)成不同容量的只讀存儲器200775層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系

38、三、半導(dǎo)體只讀存儲器 實(shí)例介紹 P92圖3.22 Intel 2716 EPROMX譯碼2K8位存儲矩陣Y譯碼Y門片選，功率下降和編程邏輯輸出緩沖器 D0-D7數(shù)據(jù)CSPD/PGMA0-A10地址輸入VccGNDVpp A10A0 ：2K個存儲單元需11根地址線選擇 11條地址線中，7條用于行譯碼，4條用于列譯碼 PD/PGM（功率下降/編程控制）：讀出時為L；未選中為H， 為功率下降方式；編程時加編程脈沖（脈寬50ms） Vpp：片子正常工作時加5V電源，編程時需加25V電源200776層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系三、半導(dǎo)體只讀存儲器 Intel 2716的工作模式PD/PGMCSVp

39、pVccD7D0讀低低+5V+5V輸出未選中無關(guān)高+5V+5V高阻功率下降高無關(guān)+5V+5V高阻編程正脈沖脈寬50ms高+25V+5V輸入可以將PD/PGM與CS相連，這樣沒有選中的片子可工作在功率下降方式，以降低功耗（525mw132mw(75%)。200777層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系三、半導(dǎo)體只讀存儲器 Intel 2716的工作時序 讀周期：地址有效，PD/PGM與CS同時為L，數(shù)據(jù)經(jīng)tACC1延時后由存儲矩陣讀出，但能否送到外部數(shù)據(jù)總線，還取決于片選信號（CS有效后經(jīng)tc0延時）地址有效片選信號有效數(shù)據(jù)輸出有效后備周期: 功率下降方式 PD/PGM信號為高電平 數(shù)據(jù)輸出為高阻

40、200778層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系7 層次結(jié)構(gòu)的存儲器7.1 概述7.2 半導(dǎo)體存儲器7.3 主存儲器設(shè)計方法200779層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系7.3 主存儲器設(shè)計方法 構(gòu)成主存的半導(dǎo)體存儲芯片種類、 特點(diǎn) 構(gòu)成一定容量存儲器的方法 如何與CPU相連200780層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系7.3 主存儲器設(shè)計方法存儲器和CPU是通過總線接口的地址總線的連接地址總線傳輸被訪問的存 儲單元的地址信號數(shù)據(jù)總線的連接數(shù)據(jù)總線傳輸被訪問的存 儲單元的內(nèi)容控制總線的連接控制總線傳輸讀/寫控制信 號和其他控制信號200781層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系7.3 主存儲器設(shè)計

41、方法連接總線需考慮的問題： 靜態(tài)特性： CPU總線與存儲器芯片各引腳的連接方法； 邏輯電平和靜態(tài)負(fù)載能力； 動態(tài)特性： 操作時序的約束條件掌握要點(diǎn)： 所用存儲器芯片的容量及外部特性； CPU、存儲器的讀/寫操作時序； 兩者的接口方法200782層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系7.3 主存儲器設(shè)計方法一、存儲器與總線的連接方法 1.芯片的擴(kuò)展問題： 單個存儲器芯片容量有限，字?jǐn)?shù)和字長與 實(shí)際存儲器的要求相差甚遠(yuǎn)解決方法： 多個存儲芯片組合 位擴(kuò)展法 字?jǐn)U展法 字位同時擴(kuò)展法200783層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系1.芯片的擴(kuò)展位擴(kuò)展法當(dāng)存儲芯片所能提供的數(shù)據(jù)位數(shù)不能滿足存儲器的字長要求時

42、，采用位擴(kuò)展法進(jìn)行擴(kuò)展。方法： 各芯片的數(shù)據(jù)線分別接到數(shù)據(jù)總線的各位上； 各芯片并聯(lián)相接，滿足數(shù)據(jù)線寬度要求 各芯片的地址線并接在一起，連到相應(yīng)的地 址總線各位； 各芯片的控制線并接在一起，連到相應(yīng)的控 制線上200784層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系(1)位擴(kuò)展法用8K1的RAM存儲芯片組成8K8位的存儲器I/O0I/O1I/O2I/O3I/O4I/O5I/O6中央處理器(CPU)8K1I/O7數(shù)據(jù)總線地址總線A0A12D0D7需8片并聯(lián)相接 此例沒有考慮控制信號，所以芯片的CS應(yīng)接“L”，芯片恒選中； 每一條地址線接有8個負(fù)載，需考慮負(fù)載問題。200785層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技

43、術(shù)系(1)位擴(kuò)展法例3）用256K1位的存儲芯片構(gòu)成256K32位 的存儲器。畫出該存儲器與CPU連接的邏 輯框圖，設(shè)CPU的接口信號有地址信號、 數(shù)據(jù)信號和控制信號MREQ、R/W。解： 芯片的數(shù)據(jù)線寬度為1，而存儲器的數(shù)據(jù) 位要求32位，不能滿足需要?？赏ㄟ^位擴(kuò) 展法，用32片芯片并聯(lián)完成數(shù)據(jù)的存儲。 32位/1位32（片）200786層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系(1)位擴(kuò)展法 完成地址總線的連接： 256K218 所以需用18根地址線選擇芯片內(nèi)的256K存 儲單元，CPU地址線為A17A0 完成數(shù)據(jù)總線的連接： 各存儲芯片的數(shù)據(jù)線依次與數(shù)據(jù)總線的各 位相連。200787層次結(jié)構(gòu)的存

44、儲器-計算機(jī)科學(xué)技術(shù)系(1)位擴(kuò)展法 完成控制總線的連接： 各存儲芯片的片選信號CE并接，并與CPU 的存儲器訪問有效信號MREQ相連。 各存儲芯片的寫信號WE并接，并與CPU的 讀寫控制信號R/W相連。200788層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系(1)位擴(kuò)展法電路圖：200789層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系1.芯片的擴(kuò)展(2) 字?jǐn)U展法 用存儲容量較小的芯片組成容量較大的存儲器 時，需采用字?jǐn)U展法進(jìn)行擴(kuò)展。即采用多片串 聯(lián)的方法，擴(kuò)大容量。方法： 將各存儲芯片地址線、數(shù)據(jù)線、讀/寫控制 線并聯(lián)，接到相應(yīng)的總線上； 將地址線的高位送地址譯碼器產(chǎn)生片選信 號，接各存儲芯片的CE端，以選擇

45、芯片。 以高位地址選擇各存儲器芯片（多片串聯(lián)）200790層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系(2) 字?jǐn)U展法 用16K8的RAM存儲芯片組成64K8位的存儲器需4片串聯(lián)，通過譯碼產(chǎn)生片選 由4片16K8的RAM存儲芯片組成64K8位的存儲器 各芯片的數(shù)據(jù)線并接與數(shù)據(jù)總線D0D7對應(yīng)相連 因?yàn)槊科酒娜萘繛?6K，所以片內(nèi)尋址需要14根地址線 (A0-A13) 最高兩位地址線經(jīng)2-4譯碼器譯碼產(chǎn)生片選信號CE第1片第2片第3片第4片片外地址A15 A1400011011片內(nèi)地址A13 A000 0000 0000 0000 11 1111 1111 1111地址范圍00003FFF40007F

46、FF8000BFFFC000FFFF 16K8 (4)WECPUD0D7 16K8 (1)WECE 16K8 (2)WE 16K8 (3)WE譯碼器2:4A0WEA13A14A150123BAY3Y2Y1Y0A13A0CECECED0D7D0D7D0D7D0D7A13A0A13A0A13A0G200791層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系(2)字?jǐn)U展法例4）用256K8位的存儲芯片構(gòu)成2048KB的 存儲器。畫出該存儲器與CPU連接的邏 輯框圖，設(shè)CPU的接口信號有地址信號、 數(shù)據(jù)信號和控制信號MREQ、R/W。解： 芯片的存儲單元容量為256K，而存儲器的容量要求為2048K，顯然不能滿足需

47、要。可通過字?jǐn)U展法，由多片存儲芯片串聯(lián)來設(shè)計存儲器。 2048K / 256K8（片）200792層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系(2)字?jǐn)U展法 完成地址總線的連接： 存儲芯片容量為256K218 用地址總線的低位地址A17A0連接芯 片地址線，選擇片內(nèi)存儲單元 用地址總線的高位地址A20、A19、A18 送譯碼器譯碼產(chǎn)生8個選擇信號，分別 連接各存儲芯片的片選控制端CE，以 選擇各存儲芯片200793層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系(2)字?jǐn)U展法 完成數(shù)據(jù)總線的連接： 各存儲芯片的各位數(shù)據(jù)線相應(yīng)并接，并與數(shù)據(jù)總線的各位對應(yīng)相連。 完成控制總線的連接： 各存儲芯片的寫信號WE并接，并與CP

48、U 的讀寫控制信號R/W相連。 CPU的存儲器訪問有效信號MREQ接譯碼 器的使能控制端OE。 200794層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系(2)字?jǐn)U展法電路圖D7D0D7D0D7D0D7D0CBAA17A0A17A0A17A0A17A0200795層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系1.芯片的擴(kuò)展(3) 字位同時擴(kuò)展法 用容量為lk位的存儲芯片設(shè)計容量為MN 位的存儲器（lM，kN），需要字向、位 向同時進(jìn)行擴(kuò)展。 共需存儲芯片數(shù)為： ( M / l ) ( N / k ) 200796層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系(3) 字位同時擴(kuò)展法 例5）用16K4位的存儲芯片設(shè)計容量為 32K8

49、位的存儲器。 解：需存儲芯片數(shù)為： （32K / 16K） （8/4）= 4（片） 由每組二片存儲芯片完成位擴(kuò)展； 二組這樣的存儲芯片完成字?jǐn)U展。200797層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系(3) 字位同時擴(kuò)展法 電路圖：尋址分解為： 選中某一存儲芯片 片選 通常用高位地址產(chǎn)生譯碼信號 選中該芯片的某一存儲單元字選 通常用低位地址選擇存儲芯片的增多會增加總線的負(fù)載，需加驅(qū)動CPUD0D716K4(1)WECE16K4(1)WECE16K4(2)WECE16K4(2)WECE譯碼器2:4A0WEA13A14A150123D0D3D4D7D0D3D4D7D3D0D3D0D3D0D3D0A13A1

50、3A13A13A0A0A0A0200798層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系一、存儲器與總線的連接方法2.芯片的尋址 系統(tǒng)區(qū) (1) 存儲器地址分配 RAM 用戶區(qū) ROM (2) 芯片擴(kuò)展200799層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系一、存儲器與總線的連接方法奔騰PC機(jī)主存物理地址存儲空間分布：ROM(系統(tǒng)BIOS等)影子內(nèi)存(開機(jī)后，高端ROM拷貝至此)接口卡BIOS使用 128K顯示緩沖區(qū) 128K基本內(nèi)存擴(kuò)展內(nèi)存地址使用容量009FFFF00A000000BFFFF00C000000DFFFF00E000000FFFFF015FFFF0FFFFFFFFE0000FFFFFFF640KB

51、保留內(nèi)存384KB14976KB16MB128KB 最大可配置主存空間要受到存儲控制器芯片最大支持能 力的限制 出于系統(tǒng)軟件繼承性的考慮，存儲空間被分成基本內(nèi)存、 保留內(nèi)存和擴(kuò)展內(nèi)存等幾部分 奔騰CPU的數(shù)據(jù)總線寬度為64位，地址總線寬度為32位 實(shí)際地址引腳是A35-A3和8個字節(jié)使能信號BE7-BE0 A35-A32高4位地址只用于線性變換，物理地址并不使用 奔騰主存的物理地址空間仍是232=4GB=4096MB2007100層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系2.芯片的尋址芯片尋址方式 線選方式 除片內(nèi)尋址以外的地址總線高位中的某一 位信號，可直接用來作為選擇某一存儲芯 片的片選信號優(yōu)點(diǎn)：

52、不需專門的譯碼電路缺點(diǎn)： 可尋址的芯片數(shù)受到很大限制； 譯碼產(chǎn)生的地址空間不是連續(xù)的。 2007101層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系2.芯片的尋址 譯碼方式 通過譯碼產(chǎn)生片選信號 優(yōu)點(diǎn)：尋址范圍大；地址空間連續(xù) 全譯碼所有高位地址參與譯碼 優(yōu)點(diǎn)：尋址地址唯一確定 缺點(diǎn)：譯碼電路較復(fù)雜 部分譯碼不考慮那些暫不使用的高位 地址 優(yōu)點(diǎn)：譯碼電路簡單 缺點(diǎn)：各地址段有很大重疊區(qū) 2007102層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系7.3 主存儲器設(shè)計方法二、存儲器如何與CPU定時同步 討論：存儲器與CPU的動態(tài)匹配問題要求： 分析CPU的存儲器讀/寫周期時序； 分析存儲芯片的讀/寫時序。2007103

53、層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系二、存儲器如何與CPU定時同步分析2114的讀寫時序讀： CPU的存儲器讀/寫周期必須大于tRC； CPU發(fā)出地址信號到讀取數(shù)據(jù)的時間必須 大于tA； 如希望能在tA時間讀取數(shù)據(jù)，則必須在地 址有效后的（tA-tCO）時間內(nèi)使CS有效。如不能滿足要求： 改用其他高速存儲芯片 拉長CPU時序tRCtA2007104層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系二、存儲器如何與CPU定時同步分析2114的讀寫時序 P78圖3.8寫： CS與WE同時有效的寬度至少為tW； 地址信號改變期間，WE必須無效； 要求CPU送來的寫入數(shù)據(jù)在總線上保持的 時間足夠長，且在WE無效后還需保

54、持一 段時間。如不能滿足要求： 改用其他高速存儲芯片 拉長CPU時序2007105層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系7.3 主存儲器設(shè)計方法三、設(shè)計舉例例6）設(shè)有若干片256K8位的SRAM芯片，請 構(gòu)成2048K32位的存儲器。（1）需要多少片RAM芯片？（2）該存儲器需要多少地址線？（3）畫出該存儲器與CPU連接的邏輯結(jié)構(gòu)圖， 設(shè)CPU的接口信號有地址信號、數(shù)據(jù)信號和 控制信號MREQ、R/W。SRAM存儲器設(shè)計2007106層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系三、設(shè)計舉例解： 采用字位擴(kuò)展的方法，該存儲器需要： （2048K / 256K）（32 / 8） = 32片 其中每4片構(gòu)成一個字

55、的存儲芯片組（位 擴(kuò)展）， 8組芯片進(jìn)行字?jǐn)U展。 采用字尋址方式，需要21條地址線，其中 高3位用于芯片選擇，譯碼器的輸出連接存 儲器芯片的片選信號。低18位作為每個存 儲器芯片的地址輸入。2007107層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系三、設(shè)計舉例 組內(nèi)按位擴(kuò)展法連接數(shù)據(jù)線 組間按字?jǐn)U展法連接數(shù)據(jù)線 用CPU的MREQ信號作為譯碼器芯片的使能 控制信號； CPU的R/W接芯片寫控制信號WE 。2007108層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系三、設(shè)計舉例電路圖：D7D0D7D0D7D0D7D0A17A0A17A0A17A0A17A0CBA2007109層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系三、設(shè)計

56、舉例例7）P93例3：解：根據(jù)給定條件，選用： EPROM 8K8位芯片1片； SRAM 8K8位芯片3片； 2K8位芯片1片。分析地址：081910000 0000 0000 00000001 1111 1111 11118192327670010 0000 0000 00000111 1111 1111 111163488655351111 1000 0000 00001111 1111 1111 1111用高位地址A15、A14、A13進(jìn)行譯碼SRAM+EPROM存儲器設(shè)計 選擇EPROM時： 用3:8譯碼器的Y0輸出端； 選擇3片8K8位SRAM時： 用3:8譯碼器的Y1/Y2/Y3輸

57、出端； 選擇2K8位SRAM時，則需Y7輸出端以及A11和A12 地址線同時有效2007110層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系三、設(shè)計舉例電路圖：Y7Y2Y1Y0Y3RAM和ROM的區(qū)別：ROM不需讀/寫控制思考： 低功耗工作方式 最后2K的電路實(shí)現(xiàn)MREQD0D7CEPD/PGM2007111層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系三、設(shè)計舉例例8）某計算機(jī)的主存地址空間中：地址0000H3FFFH： ROM存儲區(qū)域；地址4000H 5FFFH： 保留地址區(qū)域；地址6000H FFFFH： RAM地址區(qū)域。RAM的控制信號為CS和WE，CPU的地址線為A15-A0，數(shù)據(jù)線為D7D0，控制信號有讀

58、寫控制R/W和訪存請求MREQ。如果ROM和RAM存儲器芯片都采用8K1位的芯片，試畫出存儲器與CPU的連接圖。SRAM+EPROM存儲器設(shè)計2007112層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系三、設(shè)計舉例解： 分析：存儲器地址空間為216=64KB ROM存儲區(qū)域的容量為214=16KB； 保留存儲區(qū)域容量為8KB； RAM的存儲區(qū)域?yàn)?4-16-8=40KB。 地址譯碼采用以8KB為一個區(qū)域單位的方式， 將64KB的存儲空間分為8個8KB的區(qū)域，用 地址的高3位作為區(qū)域選擇譯碼信號。2007113層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系三、設(shè)計舉例譯碼方案： ROM的地址區(qū)域?yàn)?000H3FFFH(

59、16KB),其高位地址A15A13為000001, 所以用Y0和Y1的輸出作為ROM的選擇信號(romsel0、romsel1)； RAM的地址區(qū)域?yàn)?000HFFFFH，其高位地址A15A13位為011111， 所以用Y3Y7作為RAM的選擇信號（ramsel0-ramsel4）。2007114層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系三、設(shè)計舉例 位擴(kuò)展： 8KB的存儲區(qū)域可以用8片存儲芯片構(gòu)成一 組實(shí)現(xiàn)。 字?jǐn)U展： ROM存儲區(qū)域容量為16KB，需2組串連； RAM存儲區(qū)域容量為40KB，需5組串連。2007115層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系三、設(shè)計舉例 8K1位存儲芯片的地址線需要13條

60、，即： A12A0； 16條地址線的其余3條采用上述地址譯碼方 案，譯碼輸出信號分別控制一組存儲芯片； ROM芯片的連接方式與SRAM的類似，只是不 需有R/W控制信號。2007116層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系三、設(shè)計舉例 電路圖C、B、AA12A0A12A0A12A0A12A02007117層次結(jié)構(gòu)的存儲器-計算機(jī)科學(xué)技術(shù)系三、設(shè)計舉例例9）用1M4位的DRAM存儲芯片設(shè)計4M32 位的存儲器。 設(shè)計存儲器控制電路功能： CPU與DRAM芯片之間的接口電路，如：行、 列地址轉(zhuǎn)換；產(chǎn)生RASi及CASi信號等 為DRAM存儲器的刷新提供硬件電路支持， 包括刷新計數(shù)器、刷新/訪存裁決、刷