EDA課程技術(shù)設(shè)計ALU設(shè)計

1、PAGE 課 程 設(shè) 計 說 明 書課程名稱：EDA課程技術(shù)設(shè)計題 目：ALU設(shè)計學(xué) 院：電氣信息學(xué)院專 業(yè)：測控技術(shù)與儀器年 級：學(xué) 生：學(xué) 號：指導(dǎo)教師：完成日期： TOC o 1-3 u 1.EDA技術(shù)和設(shè)計題目簡介 PAGEREF _Toc264824103 h 11.1EDA技術(shù)簡介 PAGEREF _Toc264824104 h 11.2設(shè)計題目簡介 PAGEREF _Toc264824105 h 12.總體方案設(shè)計與實現(xiàn)工具 PAGEREF _Toc264824106 h 22.1ALU原理分析 PAGEREF _Toc264824108 h 22.2用FPGA實現(xiàn)ALU的設(shè)計

2、PAGEREF _Toc264824109 h 22.3VerilogHDL開發(fā)語言簡介 PAGEREF _Toc264824110 h 33.ALU的各模塊的具體設(shè)計 PAGEREF _Toc264824111 h 43.1譯碼與控制分配模塊alumux的實現(xiàn) PAGEREF _Toc264824113 h 43.2邏輯運(yùn)算模塊alucore的實現(xiàn) PAGEREF _Toc264824114 h 43.3加減模塊addsub的實現(xiàn) PAGEREF _Toc264824115 h 63.4乘法模塊mul的實現(xiàn) PAGEREF _Toc264824116 h 73.5除法模塊div的實現(xiàn) PAG

3、EREF _Toc264824117 h 93.6各各模塊的組合 PAGEREF _Toc264824118 h 154系統(tǒng)仿真與調(diào)試 PAGEREF _Toc264824119 h 154.1仿真環(huán)境介紹 PAGEREF _Toc264824120 h 155總結(jié)與體會 PAGEREF _Toc264824121 h 205.1設(shè)計的體會 PAGEREF _Toc264824122 h 205.2設(shè)計的不足和改進(jìn)措施 PAGEREF _Toc264824123 h 205.3致謝 PAGEREF _Toc264824124 h 20參考文獻(xiàn) PAGEREF _Toc264824125 h 2

4、1附錄： PAGEREF _Toc264824126 h 22西華大學(xué)課程設(shè)計說明書西華大學(xué)課程設(shè)計說明書 PAGE 24EDA技術(shù)課程設(shè)計摘 要：本次設(shè)計采用的是EDA技術(shù)設(shè)計一個算術(shù)邏輯單元ALU。本設(shè)計主要完成ALU整體設(shè)計，設(shè)計分為兩個模塊：算術(shù)運(yùn)算模塊和邏輯運(yùn)算模塊。算術(shù)運(yùn)算模塊包括帶進(jìn)位的八位數(shù)的加減和四位數(shù)的乘除法運(yùn)算，邏輯運(yùn)算模塊包括左移與右移。本設(shè)計使用VerilogHDL語言編寫，并可以在FPGA上實現(xiàn)。Quartus II來進(jìn)行仿真和調(diào)試。關(guān)鍵詞: EDA技術(shù)，ALU，VerilogHDL語言，F(xiàn)PGAAbstract：This design is adopted to

5、design a EDA arithmetic logic unit (ALU). The design of the main design, the design of the ALU is divided into two modules: arithmetic and logical operations module. With binary arithmetic modules including eight digit deductions and four digits, the method of computing, logic operation modules incl

6、uding left and right. This design USES VerilogHDL language, and can be realized on FPGA. Simulation and Quartus II to debugKeywords：EDA technology, ALU, VerilogHDL language, FPGAEDA技術(shù)和設(shè)計題目簡介EDA技術(shù)簡介EDA是電子設(shè)計自動化（Electron Design Automation）的縮寫，是在20世紀(jì)90年代初，從CAD（計算機(jī)輔助設(shè)計）、CAM（計算機(jī)輔助制造）、CAT（計算機(jī)輔助測試）和CAE（計算機(jī)輔

7、助工程）的概念發(fā)展起來的。EDA技術(shù)是在電子CAD技術(shù)基礎(chǔ)上發(fā)展起來的計算機(jī)軟件系統(tǒng)，是指以計算機(jī)為工作平臺，融合了應(yīng)用電子技術(shù)、計算機(jī)技術(shù)、信息處理及智能化技術(shù)的最新成果，進(jìn)行電子產(chǎn)品的自動設(shè)計。 利用EDA工具，電子設(shè)計師可以從概念、算法、協(xié)議等開始設(shè)計電子系統(tǒng)，大量工作可以通過計算機(jī)完成，并可以將電子產(chǎn)品從電路設(shè)計、性能分析到設(shè)計出IC版圖或PCB版圖的整個過程的計算機(jī)上自動處理完成?，F(xiàn)在對EDA的概念或范疇用得很寬。包括在機(jī)械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個領(lǐng)域，都有EDA的應(yīng)用。目前EDA技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門廣泛使用。例如在飛機(jī)制造過程

8、中，從設(shè)計、性能測試及特性分析直到飛行模擬，都可能涉及到EDA技術(shù)。本文所指的EDA技術(shù)，主要針對電子電路設(shè)計、PCB設(shè)計和IC設(shè)計。 EDA設(shè)計可分為系統(tǒng)級、電路級和物理實現(xiàn)級。設(shè)計題目簡介算術(shù)邏輯單元(Arithmetic Logic Unit, ALU)是中央處理器（CPU）的執(zhí)行單元，是所有中央處理器的核心組成部分，由And Gate 和Or Gate構(gòu)成的算術(shù)邏輯單元，主要功能是進(jìn)行二進(jìn)制的算術(shù)運(yùn)算，如加減乘(不包括整數(shù)除法)。基本上，在所有現(xiàn)代CPU體系結(jié)構(gòu)中，二進(jìn)制都以補(bǔ)數(shù)的形式來表示。此算術(shù)邏輯單元能構(gòu)完成帶進(jìn)位的八位數(shù)的加減運(yùn)算和四位數(shù)的乘法和除法的運(yùn)算。本文介紹帶進(jìn)位的AL

9、U設(shè)計，用VerilogHDL語言編寫，并可以在FPGA上實現(xiàn)?？傮w方案設(shè)計與實現(xiàn)工具通過查閱大量相關(guān)技術(shù)資料，并結(jié)合自己的實際知識，我主要提出了使用FPGA的方案來實現(xiàn)系統(tǒng)功能。下面我將首先對這這種方案的組成框圖和實現(xiàn)原理分別進(jìn)行說明，然后闡述我最終選擇方案的原因。ALU原理分析根據(jù)本實驗的設(shè)計要求ALU具有以下功能：帶進(jìn)位的加、減、乘、除四則運(yùn)算。數(shù)據(jù)傳送、移位、判斷和程序轉(zhuǎn)移等功能。由于ALU是中央處理器（CPU）的重要組成部分，所以對ALU的面積、功耗、指令執(zhí)行時間和穩(wěn)定性都有很強(qiáng)的要求，這樣就對設(shè)計ALU器件就有特高的要求。用FPGA實現(xiàn)ALU的設(shè)計在現(xiàn)代電子系統(tǒng)中，數(shù)字系統(tǒng)所占的比

10、例越來越大?，F(xiàn)代電子系統(tǒng)發(fā)展的趨勢是數(shù)字化和集成化，CPLD/FPGA作為可編程ASIC器件，在數(shù)字系統(tǒng)設(shè)計中發(fā)揮著重要的作用。與傳統(tǒng)的可編程器件相比，F(xiàn)PGA采用了類似門陣列的通用結(jié)構(gòu)，規(guī)?？梢宰龅妮^大，可實現(xiàn)的功能更強(qiáng)，設(shè)計的靈活性更大。且FPGA的容量越來越大，它所提供的門數(shù)從幾百門到上百萬門，可以滿足不同的需要。因此用FPGA來實現(xiàn)ALU的功能不會受到FPGA門數(shù)的限制。用FPGA實現(xiàn)的ALU有很多優(yōu)點(diǎn)：編程方式簡便先進(jìn)。高速 FPGA的時鐘延遲可達(dá)納秒級，結(jié)合其并行工作方式在超高速應(yīng)用領(lǐng)域和實時測控方面有非常廣闊的應(yīng)用前景。高可靠性 表現(xiàn)在幾乎可將整個系統(tǒng)下載于同一芯片中從而大大縮小

11、了體積易于管理和屏蔽。開發(fā)工具和設(shè)計語言標(biāo)準(zhǔn)化開發(fā)周期短。功能強(qiáng)大應(yīng)用廣闊 FPGA可供選擇范圍很大，可根據(jù)不同的應(yīng)用選用不同容量的芯片。利用它們可實現(xiàn)幾乎任何形式的數(shù)字電路或數(shù)字系統(tǒng)的設(shè)計。易學(xué)易用開發(fā)便捷 FPGA應(yīng)用的學(xué)習(xí)不需太多的預(yù)備知識，只要具有通常的數(shù)字電路和計算機(jī)編程基礎(chǔ)知識，就足以在短期內(nèi)掌握基本的設(shè)計方法和開發(fā)技巧。VerilogHDL開發(fā)語言簡介Verilog HDL是一種硬件描述語言（HDL:Hardware Discription Language），是一種以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的

12、邏輯 功能。 Verilog HDL 語言具有下述描述能力：設(shè)計的行為特性、設(shè)計的數(shù)據(jù)流特性、設(shè)計的結(jié)構(gòu)組成以及包含響應(yīng)監(jiān)控和設(shè)計驗證方面的時延和波形產(chǎn)生機(jī)制。所有這些都使用同一種建 模語言。此外，Verilog HDL語言提供了編程語言接口，通過該接口可以在模擬、驗證期間從設(shè)計外部訪問設(shè)計，包括模擬的具體控制和運(yùn)行。Verilog HDL語言不僅定義了語法，而且對每個語法結(jié)構(gòu)都定義了清晰的模擬、仿真語義。因此，用這種語言編寫的模型能夠使用Verilog HYPERLINK /product/searchfile/409.html t _blank 仿真器進(jìn)行驗證。語言從C編程語言中繼承了多種

13、操作符和結(jié)構(gòu)。Verilog HDL提供了擴(kuò)展的建模能力，其中許多擴(kuò)展最初很難理解。但是，Verilog HDL語言的核心子集非常易于學(xué)習(xí)和使用，這對大多數(shù)建模應(yīng)用來說已經(jīng)足夠。當(dāng)然,完整的硬件描述語言足以對從最復(fù)雜的芯片到完整的電子系統(tǒng)進(jìn)行描述。Verilog HDL和VHDL是目前世界上最流行的兩種硬件描述語言，都是在20世紀(jì)80年代中期開發(fā)出來的。前者由Gateway Design Automation公司（該公司于1989年被Cadence公司收購）開發(fā)。兩種HDL均為IEEE標(biāo)準(zhǔn)。ALU的各模塊的具體設(shè)計ALU模塊的功能是按照控制模塊給出的指令，對來自數(shù)據(jù)存儲器、程序存儲器、累加器A

14、CC和程序狀態(tài)字的數(shù)據(jù)進(jìn)行算術(shù)、邏輯或位運(yùn)算。ALU模塊可以直接或間接的執(zhí)行很多指令，如加、減、乘、除等算術(shù)運(yùn)算指令，邏輯與、或、異或等邏輯運(yùn)算指令以及移位操作指令。ALU模塊執(zhí)行的指令有很多，除去上述的算術(shù)運(yùn)算、邏輯運(yùn)算和環(huán)移指令外，還包括條件轉(zhuǎn)移指令中的比較條件轉(zhuǎn)移指令CJNE和減1條件轉(zhuǎn)移指令DJNZ。這種設(shè)計方法主要考慮比較條件轉(zhuǎn)移指令CJNE設(shè)計上的方便與規(guī)范性；而減1條件轉(zhuǎn)移指令DJNZ的指令操作需要進(jìn)行減1操作，正好可以利用ALU模塊的相應(yīng)算術(shù)運(yùn)算來進(jìn)行，因此可通過ALU模塊間接實現(xiàn)的；其余的很多指令則由ALU模塊直接實現(xiàn)，這些指令包括算術(shù)邏輯運(yùn)算指令、邏輯運(yùn)算指令和環(huán)移指令。a

15、lu模塊共由5個子模塊組成，分別是譯碼與控制分配模塊alumux、邏輯運(yùn)算模塊alucore、加減模塊addsub、乘法模塊mul和除法模塊div 譯碼與控制分配模塊alumux的實現(xiàn)alumux模塊是alu模塊的譯碼與控制分配模塊，用于實現(xiàn)對從control模塊傳來的操作代碼進(jìn)行譯碼和把不同的操作代碼分配到不同的子模塊進(jìn)行操作，其實體圖如圖3-1所示。alumux模塊的譯碼部分采用三個進(jìn)程(Process)語句來實現(xiàn)，在每個進(jìn)程中通過CASE語句來實現(xiàn)對輸入信號的譯碼操作。由control模塊傳送給alumux子模塊的操作代碼共有41條。其中，每條操作代碼都在control模塊中用常量來加以

16、定義，如對操作代碼邏輯運(yùn)算模塊alucore的實現(xiàn)alucore模塊主要是實現(xiàn)相應(yīng)的邏輯運(yùn)算、移位指令運(yùn)算及比較指令等相關(guān)運(yùn)算，其實體圖如圖3-3所示：當(dāng)指令代碼經(jīng)alumux模塊譯碼后若選通了alucore模塊，并提供相應(yīng)的操作代碼和操作數(shù)后，alucore模塊開始進(jìn)行相應(yīng)的工作。在VerilogHDL語言中，邏輯運(yùn)算非常容易實現(xiàn)，可以直接利用相應(yīng)的與(and)、或(or)、非(not)等語句來實現(xiàn)。如移位邏輯指令的實現(xiàn)如下：5b00011:begin ALU_C,ALU_O=C_in,AC_in;end /如果操作譯碼為5b00100則完成ALU_C5b00100: begin ALU_C

17、,ALU_O=C_in,GR_in;end /如果操作譯碼為5b00100則完成ALU_C-Gr5b10000: begin ALU_O,ALU_C=C_in,GR_in;end /如果操作碼為5b10000則完成5b10001: begin ALU_C,ALU_O=GR_in,C_in;end /如果操作碼為55b01111: begin ALU_C,ALU_O=C_in,GR_in;end /如果操作編碼為5加減模塊addsub的實現(xiàn)addsub加減法模塊主要用來實現(xiàn)alu模塊算術(shù)運(yùn)算中的加減法運(yùn)算，由于減法運(yùn)算的實現(xiàn)也可以轉(zhuǎn)化成加法運(yùn)算，因此addsub模塊的實現(xiàn)實質(zhì)就是加法器的設(shè)計，實

18、現(xiàn)后的實體圖如圖3-4所示。其中輸入端口18個，兩個8位的操作數(shù)端口opa_i和opb_i，用于存放加數(shù)和被加數(shù)；一個狀態(tài)位cy_i，即低位的進(jìn)位輸入；另一個輸入端為加減法選擇信號addsub_i，高電平時為加法操作，低電平時為減法操作。輸出端口11個，包括8位的運(yùn)算結(jié)果輸出端口rslt_o，兩位的進(jìn)位狀態(tài)標(biāo)志位cy_o和一位溢出狀態(tài)標(biāo)志位ov_o。設(shè)計采用組合邏輯設(shè)計方法，所以對于設(shè)計的關(guān)鍵部分，并行進(jìn)位的產(chǎn)生相應(yīng)的有一定的要求，即VHDL語言中的進(jìn)位信號的表示應(yīng)使用變量(variable)，而不能使用信號量(signal)。因此在VHDL語言中，可直接按照公式的要求進(jìn)行編寫代碼，其結(jié)果將由

19、信號rslt_o代出addsub模塊，返回到alumux中。代碼實現(xiàn)如下：5b00111: begin ALU_C,ALU_O=AC_in+GR_in;end /如果操作譯碼為了5b00111則進(jìn)行八位數(shù)相加 5b01000: begin ALU_C,ALU_O=AC_in-GR_in;end /如果操作編碼為了5b01000則八位數(shù)相減 5b01011: begin ALU_C,ALU_O=AC_in+GR_in+C_in;end /如果操作譯碼為了5b01011則進(jìn)行帶進(jìn)位八位數(shù)相加 5b01100: begin ALU_C,ALU_O=AC_in-GR_in-C_in;end /如果操作

20、譯碼為了5b01100則進(jìn)行帶借位八位數(shù)相減乘法模塊mul的實現(xiàn)mul模塊主要實現(xiàn)算術(shù)運(yùn)算中的乘法運(yùn)算，該模塊的設(shè)計非常簡單，直接利用VerilogHDL語言中的乘法運(yùn)算符編寫程序進(jìn)行設(shè)計即可，其實體圖如圖3-5所示。mul模塊的輸入為被乘數(shù)mula和乘數(shù)mulb，均為4位輸入，而輸出product_o為8位輸出。在VerilogHDL的實現(xiàn)中，內(nèi)部運(yùn)算的實現(xiàn)仍然是通過變量的是用來實現(xiàn)的，因為內(nèi)部的移位相加是通過for循環(huán)語句來實現(xiàn)的。因為是4位的乘法器，所以要循環(huán)4次，且從乘數(shù)的最低位開始循環(huán)至最高位。每次循環(huán)時都要對乘數(shù)的對應(yīng)位進(jìn)行判斷，若乘數(shù)的對應(yīng)位是1，則把被乘數(shù)與保存中間值的變量值相

21、加，然后再存于變量v_d中；若乘數(shù)的對應(yīng)位是05b11100: begin ALU_C,ALU_O=C_in,mul(AC_in3:0,GR_in3:0);end /如果操作譯碼為5function 7:0 mul;/ 四位數(shù)移位相乘函數(shù) input 3:0AC_in; input 3:0GR_in; reg 7:0R; reg 7:0temp; reg 7:0temp2; begin R=0; temp=0; temp2=AC_in; if(GR_in0=1) begin temp=temp2; R=temp2; temp2=temp; end if(GR_in1=1) begin temp

22、=temp2; R=R+(temp21); temp2=temp; end if(GR_in2=1) begin temp=temp2; R=R+(temp22); temp2=temp; end if(GR_in3=1) begin temp=temp2; R=R+(temp27); if(temp=GR_in) begin temp3=temp2; R_out7=1b1; temp=temp4-(temp26; if(temp=GR_in) begin temp3=temp2; R_out6=1b1; temp=temp4-(temp25; if(temp=GR_in) begin tem

23、p3=temp2; R_out5=1b1; temp=temp4-(temp24; if(temp=GR_in) begin temp3=temp2; R_out4=1b1; temp=temp4-(temp23; if(temp=GR_in) begin temp3=temp2; R_out3=1b1; temp=temp4-(temp22; if(temp=GR_in) begin temp3=temp2; R_out2=1b1; temp=temp4-(temp21; if(temp=GR_in) begin temp3=temp2; R_out1=1b1; temp=temp4-(te

24、mp2=GR_in) begin temp3=temp2; R_out0=1b1; temp=temp4-temp2; temp2=temp3; next=temp; temp4=temp; end temp=next; div=R_out; end endfunction 各各模塊的組合下圖是一位ALU的原理圖，即一位的加減法、乘除法和一位的邏輯運(yùn)算的連接系統(tǒng)仿真與調(diào)試仿真環(huán)境介紹本設(shè)計使用quartusii的時序仿真進(jìn)行波形的仿真測試，仿真步驟如下：1.新建一個vector Waveform Files2.選擇nodes files3.設(shè)定每個輸入信號的激勵信號4.選擇time還是func

25、tion仿真(function仿真還要先執(zhí)行功能processing-general functional simulation nestlist)5.時序仿真可以用于分析時間延時,功能仿真只用于驗證模塊的功能；完成ALU_C-AC直移仿真波形完成ALU_C-Gr直移仿真波形八位數(shù)相加的仿真波形八位數(shù)相減的仿真波形帶進(jìn)位八位數(shù)相加的仿真波形帶進(jìn)位八位數(shù)相減的仿真波形求反指令的仿真波形左移和右移指令的仿真波形兩個四位數(shù)移位相乘的仿真波形兩個八位數(shù)的除的仿真波形總結(jié)與體會設(shè)計的體會在本次設(shè)計中主要是在于EDA工具的使用，通過VerilogHDL語言完成ALU各模塊的設(shè)計和仿真，成功的完成了此設(shè)計。從此設(shè)計中我學(xué)到了許多，對于一個系統(tǒng)的開發(fā)，最初的模塊劃分是非常重要的。隨著系統(tǒng)的復(fù)雜度的增大，劃分對系統(tǒng)的后續(xù)開發(fā)顯示出越來越大的重要性。隨著自頂而下（Top-Down）設(shè)計方法的廣泛采用，把一個系統(tǒng)劃分為幾個子模塊，然后各個子模塊分別設(shè)計的方法越來越多的被廣大設(shè)計者所使用。一個系統(tǒng)模塊劃分的好壞，模塊間接口設(shè)計的是合理，將直接影響到整個的系統(tǒng)開發(fā)，甚至?xí)Q定系統(tǒng)開發(fā)的成功與否。此設(shè)計中體現(xiàn)了VerilogHDL語言的重要性。VerilogHDL是一種硬件描述語言，它所描述的對象是具體的硬件電路。這就決定了它與普通的程序設(shè)計語言有著很大的不同。普