PLD集成電路設(shè)計問答

1、71/71PLD設(shè)計問答1. 什么是.scf？答：SCF文件是MAXPLUSII的仿真文件, 能夠在MP2中新建. 用Altera_Cpld作了一個186（主CPU）操縱sdram的操縱接口, 發(fā)覺問題：要使得sdram讀寫正確, 必須把186(主CPU)的clk送給sdram, 而不能把clk經(jīng)cpld的延時送給sdram. 兩者相差僅僅4ns. 而時序通過邏輯分析儀測試沒有問題. 此程序在xilinx器件上沒有問題. 這是如何回事？答：建議將所有操縱和時鐘信號都從PLD輸出, 因為SDRAM對時鐘偏移(clock skew)專門敏感, 而Altera的器件PLL同意對時鐘頻率和相位都進(jìn)行完

2、全操縱. 因此, 關(guān)于所有使用SDRAM的設(shè)計, Altera的器件PLL必須生成SDRAM時鐘信號. 要利用SDRAM作為數(shù)據(jù)或程序存儲地址來完成設(shè)計, 是采納MegaWizard依舊Plug-In Manager來將一個PLL在采納Quartus II軟件的設(shè)計中的頂層示例？能夠選擇創(chuàng)建一個新的megafuntion變量, 然后在Plug-In manager中創(chuàng)建ALTCLKLOCK(I/P菜單)變量. 能夠?qū)LL設(shè)置成多個, 或是將輸入劃分開來, 以適應(yīng)設(shè)計需求. 一旦軟件生成PLL, 將其在設(shè)計中示例, 并使用PLL的“Clock”輸出以驅(qū)動CPU時鐘輸入和輸出IP引腳. 在max

3、7000系列中, 只同意有兩個輸出使能信號, 可在設(shè)計中卻存在三個, 每次編譯時出現(xiàn)“device need too many 3/2 output enable signal”. 假如不更換器件（使用的是max7064lc68）. 如何解決那個問題？答：Each of these unique output enables may control a large number of tri-stated signals. For example, you may have 16 bidirectional I/O pins. Each of these pins require an out

4、put enable signal. If you group the signals into a 16-bit bus, you can use one output enable to control all of the signals instead of an individual output enable for each signal. （參考譯文：這兩個獨特的輸出使能中每個都可能操縱大量三相信號. 例如, 可能有16個雙向I/O引腳. 每個引腳需要一個輸出使能信號. 假如將這些信號一起分組到一個16位總線, 就能夠使用一個輸出使能操縱所有信號, 而不用每個信號一個輸出使能.

5、 ）關(guān)于vhdl的問題：process(a, b, c) begin end process; 假如a、b、c同時改變, 該進(jìn)程是否同時執(zhí)行三次？答：PROCESS STATEMENTS 中的執(zhí)行跟邏輯有關(guān)系, 假如是同步邏輯, 則在每次時鐘的觸發(fā)沿依照A, B, C的條件來執(zhí)行一次；假如是異步邏輯, 則依照推斷A、B、C的條件來執(zhí)行. 一般我們都推舉使用同步邏輯設(shè)計在設(shè)計最初, 由于沒有將時鐘信號定義在全局時鐘引腳上, 導(dǎo)致MAXPLUS II 在時刻分析時提示錯誤：（時鐘偏斜加上信號延遲時刻超過輸入信號建立時刻）. 全局時鐘引腳的時鐘信號到各個觸發(fā)器的延時最小, 有沒有可能通過編譯軟件設(shè)置

6、, 將一般I/O腳上的時鐘信號也通過芯片內(nèi)部的快速通道以最小的延遲送到每個觸發(fā)器時鐘引腳？ 答：you can register that signal and assign it as the global signal, by the step flow: assign-logic option-Individual logic options-Global signal. But youd better input the clock signal through the dedicated input pin. （參考譯文：能夠寄存那個信號, 并將它指定為全局信號, 步驟如下：指定邏輯

7、選項個不邏輯選項全局信號. 然而, 最好通過專用輸入引腳輸入時鐘信號. ） 用MaxplusII 軟件設(shè)計完后, 用Delay Matrix查看延遲時刻. 由于內(nèi)部觸發(fā)器的時鐘信號用了一個輸出引腳的信號, 譬如將一引腳ClkOut定義為Buffer, Clkout是一時鐘信號, 然后反饋到內(nèi)部邏輯, 內(nèi)部邏輯用此信號作為時鐘信號, 但用Delay Matrix, 卻查看不到一些信號相應(yīng)于ClkOut的延遲, 因為ClkOut是一Output引腳, 在Delay Matrix source 一欄中沒有ClkOut信號, 如何解決那個問題？ 答：這種做法在邏輯設(shè)計中稱為GATE CLOCK, 所謂

8、GATE CLOCK確實是將設(shè)計中的組合邏輯結(jié)果拿來做時鐘信號, 這是一種異步邏輯設(shè)計. 現(xiàn)在都推舉使用同步邏輯設(shè)計方法. 能夠?qū)⒃撔盘?CLKOUT)拿來作使能信號, 即ENABLE信號, 而時鐘信號依舊采納原來的統(tǒng)一時鐘, 使設(shè)計用盡量少的同步時鐘, 如此一來就依舊用DELAY MATRIX來分析原有的時鐘. 我是一個epld的初學(xué)者, 目前看到xilinx的Virtex-II中嵌入大量的資源如：powerpc、ram等, 究竟如何在fpga中使用這些資源？答：Xilinx Virtex-II中嵌入的資源特不豐富, 如BlockRAM、Digital Clock Manager、On-ch

9、ip termination等等. ISE 4.2i軟件完全支持這些資源. 能夠舉出單元庫中相應(yīng)差不多數(shù)據(jù)的實例. Xilinx Core Generator中也還支持BlockRAM等特性. 至于PowerPC和MGT設(shè)計, 能夠使用Virtex-II Pro開發(fā)者套件. 在設(shè)計中, 往往需要對某個信號做一定（任意長）的延時, 有沒有好的方法來實現(xiàn)？而不是采納類似移位寄存器的方法來延時. 答：使用移位寄存器在FPGA中對信號進(jìn)行延時是一種好方法. Xilinx Virtex架構(gòu)中每個對比表(LUT)都能夠設(shè)置成為具有可編程深度(最多為16)的移位寄存器. 這就提供了一種高效的途徑來在FPGA

10、中實現(xiàn)移位寄存器. 無須使用觸發(fā)器就能夠?qū)崿F(xiàn)一個16位寄存器. 作為一個好的設(shè)計適應(yīng), 任何情況下都不要通過閘延遲來實現(xiàn)延遲邏輯. ISE中的PAD TO PAD CONSTRAINT 是否是包括輸入輸出的pad時延之和再加上輸入輸出之間的組合邏輯的時延？依舊只是輸入輸出之間的組合邏輯的時延？答：Xilinx PAD-to-PAD contraint的確涉及到輸入輸出PAD時延. 這從布局后時序報告中能夠看出. 由于現(xiàn)在的設(shè)計差不多上差不多上同步設(shè)計, 那么PAD TO PAD CONSTRAINT 在什么情況下使用？答：盡管現(xiàn)今多數(shù)設(shè)計差不多上完全同步, 但仍有一些情況需要從一個輸入引腳到另

11、一個輸出引腳的純粹組合路徑. 因此, 仍然需要PAD-to-PAD constraint操縱這些路徑的時延. 如何在ISE 中看到PAD TO PAD 的布線情況？答：通常不必在意信號在FPGA內(nèi)的路線, 只要它涉及到時序問題. 這種工具將對以優(yōu)化的方式對設(shè)計進(jìn)行路由. 假如希望檢查具體路由, 能夠使用Xilinx FPGA Editor, 它包含在ISE4. 2i軟件中. 在Xilinx Foundation 3. 1i下用JTAG PROGRAMER下載程序到芯片中, 但是總是出現(xiàn)如下錯誤：If the security flag is turned on in the bitstream

12、, programming status can not be confirmed;others, programming terminated due to error. 測量電路信號, 沒有相應(yīng)的波形, 顯然下載沒有成功. 所用的芯片是：Xilinx Spartan2 XC2S50TQ144. 如何解決？ 答：This is a security feature. By disabling readback, the configuration data cannot be read back from the FPGA. This prevents others from piratin

13、g your intellectual properties. You can enable or disable this feature during bitstream generation. The proper way to determine if the configuration is finished without error is to check the status of the DONE pin on the FPGA. DONE pin should goes high if the bitstream is received correctly. Also, s

14、ince you are using JTAG configuration, please make sure you have selected JTAG clock (not CClk) as your Startup clock during bitstream generation. （參考譯文：這是保密功能. 通過禁用回讀, 配置數(shù)據(jù)不能從FPGA回讀. 這能夠防止其他人盜用你的成果. 在生成位元流過程中, 能夠啟用或禁用那個功能. 確定配置是否準(zhǔn)確無誤地完成, 適合的方法確實是檢查FPGA上DONE引腳的狀態(tài). 假如正確地接收了位元流, 則DONE引腳將會升高. 而且, 既然使用J

15、FAG配置, 就要確保在生成位元流過程中, 差不多將JGAG時鐘(而不是CClk)選作了Startup時鐘. ）Xilinx Virtex架構(gòu)中每個對比表(LUT)都能夠設(shè)置成為具有可編程深度(最多為16)的移位寄存器. 可否理解為, 在寫設(shè)計的時候假如設(shè)計了一個深度不大于16位的移位寄存器, ISE綜合時就會用一個LUT來替代它？ 答：Most synthesis tools (e. g. Synplify Pro, Xilinx XST) are able to infer LUT based shift register (SRL16E) from your source code. E

16、ven for depth greater than 16, the tool is smart enough to infer multiple SRL16E to realize the shift register. Another way to utilize this feature is to instantiate an SRL16E in the source code. You can refer to the Library Guide in the Xilinx ISE software package for more details. （參考譯文：大多數(shù)綜合工具, 例

17、如Synplify Pro和Xilinx XST, 都能依照源代碼中的移位寄存器SRL16E來推斷 LUT. 即使是深度大于16的情況, 此類工具也能夠推斷出多SRL16E, 從而實現(xiàn)移位寄存器. 利用此功能的另一種途徑是在原代碼中例示一個SRL16E. 詳細(xì)講明能夠參考Xilinx ISE軟件包中的庫指南. ）LUT是實現(xiàn)組合邏輯的SRAM, 如何樣實現(xiàn)一個時序的移位寄存器, 是不是必須加一個觸發(fā)器來配合LUT？ 答：The LUTs in Xilinx Virtex architecture are not simply combinational logic. When it is co

18、nfigured as 16x1 RAM, the write operation is synchronous. When it is configured as shift register, there is no need to consume any flip-flop resource. In fact the internal circuitry of a Virtex LUT is more complicated than what it looks like. （參考譯文：Xilinx Virtex結(jié)構(gòu)中的LUT不是簡單的組合邏輯。當(dāng)它被配置為16x1 RAM時，寫操作是同

19、步的。當(dāng)它被配置為移位寄存器時，則無需消耗任何flip-flop資源。事實上Virtex LUT的內(nèi)部電路比看起來更復(fù)雜。）在foundation 3.1環(huán)境里如何找不到啟動testbench.vhd的程式？ 答：伴隨Foundation 3.1i出現(xiàn)的仿真器為門極仿真器, 因此你不能在這種設(shè)計環(huán)境下以VHDL級運行仿真. vhdl代碼必須在你運行任何仿真之前進(jìn)行綜合. 因此, 在Foundation 3.1i環(huán)境下并不能使用vhdl testbench. 作為替代方式, 你能夠編寫仿真script. 實際上, Foundation 3.1i是一款相對較老的軟件. Xilinx ISE軟件中支

20、持HDL testbench, 它的最新版本為4.2i. 關(guān)于雙向口的仿真, 假如雙向口用作輸入口, 輸出口該如何設(shè)置？答：做仿真時, 軟件會自動地將IO口(包括雙向口)的引腳本加入到. SCF文件中去. 先新建一個SCF文件, 然后在NODE-ENTER NODES FROM SNF-LIST, 將列出的所有IO引腳(包括了雙向口)都加入仿真文件中, 就能夠進(jìn)行仿真了. 關(guān)于ACEX1K的I/O腳驅(qū)動能力. ALTERA 計算功耗的datasheet 中：對ACEX1K器件, PDCOUT （power of steady-state outputs）的計算確實是依照IOH, IOL來計算的

21、, 能否告訴我ACEX1K芯片的IOH, IOL分不是多少？ 答：關(guān)于ACEX1K的IO驅(qū)動能力, IOH&IOL的大小能夠從ACEX1K的數(shù)據(jù)手冊中查到(ACEX. PDF PAGE 50/86). 設(shè)計中Vccio=3. 3V, 假如IOH=20mA, IOL=20mA, n=10 (Total number of DC output with steady-state outputs), 如何計算PDCOUT?答：關(guān)于功耗的計算能夠參照AN74(P2)中的功耗計算公式. 當(dāng)Vccio=3. 3V時, 關(guān)于輸入腳, 它兼容TTL, CMOS電平；對輸出腳, 它是否也兼容TTL和CMOS電平

22、？對CMOS電平, 是否需要用OpenDrain 加上下拉電阻來實現(xiàn)？答：ACEX1K器件引腳兼容TTL與CMOS電平. COMS輸出是否要加上拉電阻要看外部接的CMOS電平, 假如講接5V COMS則需要上拉. 詳細(xì)情況能夠參照AN117. 將EPC2與EPF10K30A連接成JTAG菊花鏈的形式, 在調(diào)試時期能夠躍過EPC2直接配置EPF10K30A, 而在配置通過驗證以后再利用EPC2的JTAG口將EPF10K30A的配置信息固化到EPC2中去. EPC2的專用配置端與EPF10K30A配置端連接, 當(dāng)系統(tǒng)脫離JTAG電纜上電配置時, 由EPC2完成對EPF10K30A的配置. 那個過程

23、中有一個疑問, EPF10K30A相當(dāng)于有兩個配置通道（一個通過JTAG, 一個通過EPC2), 當(dāng)其中一個配置通道工作時, 另外一個配置通道的存在是否會阻礙到配置過程的正常進(jìn)行呢？假如相互阻礙, 如何樣才能做到兩種方式同時存在又互不阻礙呢？答：能夠使10K30A擁有兩個不同的下載方式, 在板子上做一個跳線開關(guān)即可. 也能夠從當(dāng)?shù)氐拇淼玫皆撃K的參考設(shè)計. ALTERA是建議直接使用MAXPLUSII或QUARTUS編譯HDL源代碼, 依舊使用第三方EDA工具（如SYNPLIFY、LeoanrdoSpectrum或SYNOPSYS）先把HDL源代碼編譯為edf文件后再使用ALTERA的工具編

24、譯？答：ALTERA建議用第三方的工具將HDL源代碼編譯為edf文件后再使用ALTERA的工具進(jìn)行布局布線. ALTERA的MAXPLUSII和QUARTUS也都自帶有HDL的綜合器, 一些簡單的設(shè)計能夠直接在MP2或QII中編譯即可. 而且能夠直接在軟件中后臺調(diào)用第三方的EDA工具. 用MAXPLUSII或QUARTUS多次編譯同一設(shè)計生成的帶延時的網(wǎng)表文件中的延時是否一樣？答：用MP2或QII多次編譯同一設(shè)計成的帶延時的網(wǎng)表文件中的延時是一樣, 但要保證該網(wǎng)表文件沒有修改過. 在編譯前設(shè)定一個模塊的Synthesis Style為FAST是否一定比不設(shè)定（NONE）要節(jié)約LC資源？答：在布

25、局布線的過程中, Synthesis Style的設(shè)置會阻礙到資源的利用率和速度的快慢, 一般情況下：設(shè)置為FAST要緊是為了提高設(shè)計的速度. 在軟件中除了綜合類型的設(shè)置, 還有一項是選擇優(yōu)化的目的：oPTIMIZE-AREA OR SPEED. 選擇AREA能夠節(jié)約設(shè)計所占用的資源. Altera公司對芯片熱設(shè)計有哪些資料和工具？ 答：ALTERA提供了許多計算功耗的資料和工具. 數(shù)據(jù)手冊中的AN74確實是關(guān)與計算ALTERA器件功耗的專門文檔. 如何在設(shè)計前期分析芯片的功耗？計算功耗的工具: ALTERA提供的QUARTUS軟件就有計算功耗的功能, 它能夠依照你不同的激勵項量來計算功耗;

26、在ALTERA 的網(wǎng)葉上就有專門計算功耗的運算器, 請點擊相關(guān)文章 它就給出了APEXII的功耗計算方法. 看過“FLEX PCI Development Board”的參考設(shè)計原理圖, 它利用了條線開關(guān)選擇配置方式. 既然兩種配置方式管腳并沒有公用, 為何需要那個跳線開關(guān)呢？答：EPC2可不能阻礙到用下載電纜通過JTAG口配置EPF10K30A. 使用跳線開關(guān)是在選擇給10K30A下載的方式, 是通過下載電纜依舊EPC2. 因為將ECP2與10K30A連接成JTAG菊花鏈的形式通過下載電纜下載和用EPC2對10K30A下載的連接方式是不同的, 因此要將這兩者分開, 詳細(xì)的連接方法應(yīng)該在參考設(shè)

27、計原理圖中差不多描繪的專門清晰了. 為了保證設(shè)計可靠性, 需要重點關(guān)注哪些方面？ 答：Here are a few guidelines for reliable FPGA design（關(guān)于可靠性FPGA設(shè)計的幾點建議）Use fully synchronous design. Asynchronous design is very sensitive to path delay and is therefore not robust. An example of asychronous circuit is the SR latch which uses combinational fee

28、dback. （使用完全同步設(shè)計. 異步設(shè)計對路徑延遲特不敏感, 因此不專門可靠. 異步電路的一個例子是使用組合反饋的SR閉鎖. ）Never gate your clock signal with combinational logic. Glitches may occur on any gated clock signals, which results in false triggering of flip-flops. （絕不使用組合邏輯操縱時鐘信號. 因為在任何門操縱時鐘信號上可能產(chǎn)生短時脈沖干擾, 最終導(dǎo)致錯誤觸發(fā)flip-flop. ）Never rely on gate de

29、lay. （絕不要依靠門延遲. ）Enough bypass capacitors should be placed close to the power and ground pins of FPGA. Use capacitors with good high frequency response. （FPGA的電源和接地引腳附近應(yīng)該放置足夠多的旁路電容器. 使用優(yōu)質(zhì)高頻響應(yīng)電容器. ）Always use the global clock buffers on the FPGA to drive internal clock signals. These clock buffers an

30、d the associated clock distribution network have been carefully designed to minimize skew. （在FPGA上始終使用全局時鐘緩沖來驅(qū)動內(nèi)部時鐘信號. 同時差不多認(rèn)真設(shè)計了這些時鐘緩沖和關(guān)聯(lián)時鐘配電網(wǎng), 以將畸變減至最小. ）You said An example of asychronous circuit is the SR latch which uses combinational feedback. How do I learn SR latch ? What is the difference b

31、etween SR latch and SRFF? （“異步電路的一個例子是使用組合反饋的SR閉鎖”. 請問如何理解SR閉鎖？SR閉鎖與SRFF有什么區(qū)不？）答：A latch changes states whenever the gate signal is active. A FF changes states only at clock edges. （參考譯文：只要門信號是活動的, 閉鎖就會更改狀態(tài). 而FF只有在時鐘邊沿才更改狀態(tài). ）Xilinx公司的芯片在熱設(shè)計方面能夠提供哪些工具和資料？答：For thermal consideration, you need to know

32、 the power consumption of your FPGA and the thermal resistivity of the device package you are using. The power consumption can be estimated by the XPower tool included in Xilinx ISE software. The thermal resistivity of the device package can be found in Xilinx databook. The junction temperature can

33、then be calculated by the following formula（至于散熱問題, 需要了解所用FPGA的功耗和正在使用的器件封裝的熱阻系數(shù). Xilinx ISE軟件中所包含的Xpower工具能夠可能功耗. 在Xilinx數(shù)據(jù)手冊中能夠找到器件封裝的熱阻系數(shù). 然后利用下面的公式計算接合溫度. ）P = (Tj - Ta) / THETAja 其中, P=功耗；Tj=接合溫度；Ta=環(huán)境溫度；THETAja = 封裝的熱阻系數(shù)You can then detemine if the junction temperature falls within the accepta

34、ble region. The maximum acceptable junction temperature is different for C and I grade devices. If it is higher than the max. acceptable temperature, you may consider adding a heatsink or cooling fan. （之后確定接合溫度是否在同意范圍內(nèi). C和I級器件同意的最高接合溫度不同. 假如溫度高于同意的最高值, 可能需要增加散熱片或風(fēng)扇. ）假如時鐘進(jìn)入FPGA后通過一段組合邏輯才上時鐘網(wǎng)絡(luò), 會存在一定

35、的延時. 綜合布線后會出現(xiàn)信號輸入延時為負(fù)值, 意味著信號比時鐘先到達(dá)觸發(fā)器. 那么, 如何樣通過約束文件增加輸入信號的延時呢？我試過對NET加上MEDDELAY的約束, 然而沒效果. 答：Gating the clock signal with combinational logic is not recommended in modern high speed digital design since it may creates glitches on the gated clock signal, which results in false triggering of flip-fl

36、ops. This results in a less reliable design. A common technique to remove gated clock is to make use of the clock enable pin of the flip-flop. For example, if you have a signal clko = clki & a & b driving the clock pin of a flip-flop, you can eliminate the gated clock by feeding clki directly to the

37、 FF clock pin, and have another signal en = a & b connected to the clock enable pin of the FF. ( 參考譯文：在現(xiàn)代高速數(shù)字設(shè)計當(dāng)中, 不建議使用組合邏輯門控時鐘信號, 因為這將會在選通的時鐘信號上產(chǎn)生短時脈沖波形干擾, 導(dǎo)致錯誤觸發(fā)flip-flop. 這是缺乏可靠性的設(shè)計. 移除門控時鐘通常所采納的技巧是使用flip-flop的時鐘使能引腳. 例如, 假如有一個信號clko = clki & a & b 正在驅(qū)動flip-flop的時鐘引腳, 則能夠通過直接將clki傳遞給FF時鐘引腳, 并將另一

38、個信號en = a & b與FF的時鐘使能引腳連接, 來消除門控時鐘. )By removing the gated clock, you no longer have the problem of clock delay. Also the design is more robust. (移除門控時鐘后, 就不再有時鐘延遲的問題了. 而且這種設(shè)計也比較可靠. )FPGA生產(chǎn)產(chǎn)商提供了IP, 如何用第三方軟件, 如Advantage 或 ACTIVE vhdl, 調(diào)用并進(jìn)行仿真？答：The IPs provided by Xilinx, e. g. PCI, come with simulat

39、ion models which can be processed by 3rd part simulation tools like Modelsim. So there is no problem for functional simulation. Timing simulation can be done by exporting the post-layout vhdl/verilog model from Xilinx ISE software. In some cases, sample testbenches are also included. （參考譯文：Xilinx提供的

40、IP, 例如PCI, 是與仿真模型一同提供的, 這種模型可由第三方仿真工具, 如Modelsim來處理. 因此對功能仿真來講, 沒有問題. 通過從Xilinx ISE軟件中導(dǎo)出post-layout vhdl/verilog能夠執(zhí)行定時仿真. 在某些情況下, 也包括樣本測試平臺. ）“As a good design practice, never use gate delay to implement your delay logic under all circumstances”. Please tell me what does gate delay(閘) mean?（“一個好的設(shè)計,

41、 在所有情況下都決可不能使用門延遲來實現(xiàn)延遲邏輯. ”此處“門延遲”是什么意思？）答： “By gate delay I mean using a series of logic gates to introduce certain amount of delay in the design. This is highly undesirable since gate delay changes with factors like temperature and process technology. The design may fail as temperature changes or

42、using a different version silicon. Also designs relying on gate delay are not portable, meaning that you need to re-design the whole circuit whenever you want to change to another product series or part number, simply because the gate delay changes as well. （參考譯文：“門延遲”指得是使用一系列邏輯門將一定數(shù)量的延遲導(dǎo)入到設(shè)計中. 既然門延

43、遲更改像溫度和處理技術(shù)如此的因素, 因此, 這是專門不合適的. 由于溫度的改變或使用不同版本的芯片, 設(shè)計可能會失敗. 依靠門延遲的設(shè)計也不是可移植的, 也確實是講, 要更改另一產(chǎn)品系列或部件號時, 需要重新設(shè)計整個電路, 只因為更改了門延遲. ） Always use fully synchronous design. You never need to reply on gate delay if your design is fully synchronous. （始終使用完全同步設(shè)計. 假如設(shè)計是全同步的, 則無需回應(yīng)門延遲. ）This time I download another

44、 program to another chip SpartanII XC2S50PQ208 in another circuit, while it fails, and show the following message: . . . Checking boundary-scan chain integrity. . . ERROR:JTag - Boundary-scan chain test failed at bit position 3 on instance *(a substitute for the real name of file). A problem may exi

45、st in the hardware configuration. Check that the cable, scan chain, and power connections are intact, that the specified scan chain configuration matches the actual hardware, and that the power supply is adequate and delivering the correct voltage. ERROR:JTag - Boundary scan chain has been improperl

46、y specified. Please check your configuration and re-enter the boundary-scan chain information. Boundary-scan chain validated unsuccessfully. ERROR:JTag - : The boundary-scan chain has not been declared correctly. Verify the syntax and correctness of the device BSDL files, correct the files, reset th

47、e cable and retry this command. With so many messages, I dont know what to do! I try many times but only fail, and doubt whether there is something wrong with the circuit?But the powers checked in circuit are right. Would you please give me some advice to crack the problem?（有一次, 將程序下載至SpartanII XC2S

48、50PQ208芯片電路, 結(jié)果發(fā)生了故障, 并顯示以下消息：“. . . Checking boundary-scan chain integrity. . . ERROR:JTag - Boundary-scan chain test failed at bit position 3 on instance *(實際的文件名)”. 問題可能在硬件配置. 檢查了連線、掃描鏈路和電源接頭都沒有問題. 特定的掃描鏈路配置與實際的硬件相匹配, 電源充足且電壓正常. “ERROR:JTag - Boundary scan chain has been improperly specified. Ple

49、ase check your configuration and re-enter the boundary-scan chain information. Boundary-scan chain validated unsuccessfully. ERROR:JTag - : The boundary-scan chain has not been declared correctly. Verify the syntax and correctness of the device BSDL files, correct the files, reset the cable and retr

50、y this command. ”這么多出錯消息, 什么緣故, 如何辦？）答：Usually it is the result of a broken JTAG chain or noisy chain. Most commonly, the cable is not connected properly, a trace is not correct on the board, other devices in the chain are causing a problem, or a noisy parallel port exists. Try using a different PC.

51、 You can also add a 4. 7K pullup on the PROG pin of the FPGA and see if it helps. （通常, 這是由于中斷的JTAG鏈或噪聲鏈. 最常見的緣故是, 連線不正確, 板子上的跡線不正確, 鏈路中的其它器件導(dǎo)致問題, 或者存在噪聲并口. 試一下使用不同的PC. 也能夠在FPGA的PROG引腳上增加一個4. 7K的上拉電阻, 看看是否有關(guān)心. ）在VHDL中, 定義為SIGNAL的量起到什么作用？什么時候需要定義那個量？下面的程序ARCHITECTURE EXER2_ARCH OF EXERCISE2 ISSIGNAL T

52、EM: STD_LOGIC;BEGINTEM=PIN50 AND PIN51;PIN8 =TEM;END EXER2_ARCH;和如下的程序有何區(qū)不？ARCHITECTURE EXER2_ARCH OF EXERCISE2 ISBEGINPIN8From a simulations perspective, there is a fundamental difference between signal and variable in vhdl. A variable is nothing more than an object that holds a value. A variable a

53、ssignment occurs instantly in a vhdl simulation. Also, a variable can only exist within a process, so it cannot transfer values across processes. A signal, on the other hand, has a history of values. Whenever a signal assignment occurs, the vhdl simulator schedules an event to update the signal valu

54、e after a certain period of simulation time - the signal does not get this new value instantly in the simulation time domain. Also, a signal can exists outside processes. Sounds complicated, but for most of the time you can simply use vhdl signal in your hardware design. （參考譯文：假如在端口表中聲明了PIN8, 這兩個示例是

55、一樣的. 從硬件設(shè)計的角度看, 能夠?qū)hdl signal視為電子信號. 因此, 差不多上能夠?qū)⒚總€對象聲明為“signal”. 從仿真角度看, vhdl中的signal 與 variable是全然不同的. 變量只只是是擁有值的對象. 變量分配即時出現(xiàn)在vhdl仿真中. 而且, 變量只能存在于一個過程內(nèi), 因此它不能通過過程來傳遞值. 另一方面, 信號有多個值. 不論何時分配信號, vhdl仿真都會在某個仿真時段安排一個事件來更新信號的值. 在仿真時域里, 信號可不能立即獲得那個新的值. 而且信號能夠存在于過程之外. 聽起來仿佛有點復(fù)雜, 但大多數(shù)時候, 在硬件設(shè)計中能夠只使用vhdl 信號

56、. ）假如輸入時鐘必須通過一段組合邏輯(比如需要進(jìn)行時鐘選擇, 可選外部或內(nèi)部時鐘), 那么在DFF使能端加操縱是無法解決的, 有什么更好的方法?答：A simple answer is to use the BUFGMUX resource in Xilinx VirtexII devices. The BUFGMUX is actually a global clock buffer in VirtexII which incoporates a smart mux to switch between 2 clock sources. More importantly, the BUFGM

57、UX guarantees glitch-free switching between these 2 clocks, even though the select signal changes asynchronously. （參考譯文：簡單的方法是使用Xilinx VirtexII器件上的BUFGMUX資源. BUFGMUX實際上是VirtexII中的全局時鐘緩沖, VirtexII將智能mux與2個時鐘源之間的切換相結(jié)合. 更為重要的是, 即使選擇信號更改不同步, BUFGMUX也能保證這兩個時鐘之間的無干擾切換. ） 用Altera器件設(shè)計一個電路, 外掛一同步存儲器件. 邏輯設(shè)計和存

58、儲器件的時鐘是相同的, 但由于時鐘信號帶負(fù)載能力較差, 只能接一個負(fù)載, 因此將時鐘信號接在可編程器件上, 而用內(nèi)部賦值語句將時鐘信號賦值給某一引腳, 此引腳信號再接到存儲器件的時鐘引腳, 但如此存在一個問題：存儲器件的讀寫信號相關(guān)于Altera器件上的時鐘信號有延遲, 存儲器件的時鐘信號相關(guān)于Altera器件上的時鐘信號也有延遲, 如此存儲器件的時鐘信號與讀寫信號之間的時刻差難以操縱, 極有可能不滿足存儲器件的Setup/hold時刻, 有什么好的方法解決此問題？ 答：能夠利用ALTERA器件中的PLL來精確操縱延時. ALTERA中的PLL是一個真正的模擬鎖相環(huán), 它能夠提供精確的時鐘頻率

59、合成與相位延時的細(xì)微調(diào)整. 能夠?qū)r鐘信號按照你的要求進(jìn)行延遲調(diào)整. 假如采納的器件沒有PLL的話, 那么可能需要在邏輯內(nèi)部來做一些延時邏輯, 只是如此會導(dǎo)致異步邏輯設(shè)計, 我們一般情況下不推舉如此用. 還有一種方法確實是在PCB板上來調(diào)整時延. 關(guān)于PLL的詳細(xì)資料能夠參考ALTERA的相關(guān)文檔. 利用ACEX1K系列片內(nèi)EAB單元創(chuàng)建RAM時, 每創(chuàng)建一個容量較小的RAM時就要占用一個EAB單元, 能否將多個RAM整合由一個EAB實現(xiàn), 以節(jié)約片內(nèi)的EAB單元? 答：在ACEX1K系列的器件中, 一個EAB單元目前只能做一個應(yīng)用, 我們現(xiàn)在的軟件還不支持將多個小的RAM集成到一個EAB當(dāng)中

60、. Synthesis Style設(shè)為FAST后, 發(fā)覺速度有所提升, 同時使用的資源也減少了, 資源和速度大概兼得了, 那么是否所有的模塊都能夠設(shè)定為FAST呢？ 答：將SYNTHESIS STYLE設(shè)置為FAST要緊是為了提高系統(tǒng)性能. 然而有一點要記住的是, 軟件的設(shè)置不是在任何情況下對所有的設(shè)計都表現(xiàn)出相同的結(jié)果. 針對那個設(shè)計模塊, 將SYNTHESIS STYLE設(shè)置為FAST可能對資源和速度都有了優(yōu)化, 但這并不講明對所有的模塊都有相同的效果, 然而能夠試一試. 設(shè)計優(yōu)化是一個原則與經(jīng)驗, 技巧相結(jié)合的過程, 我們只掌握一定的原則與方法, 依照我們自己的經(jīng)驗, 運用一定的技巧,