


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文檔簡介
1、實(shí)驗(yàn)實(shí)驗(yàn)實(shí)驗(yàn)分析VHDL程序代碼,寫出寄存器組模塊的設(shè)計(jì)思路( 個(gè)數(shù)為 64)并且完成相關(guān)的讀寫操作。實(shí)驗(yàn)實(shí)驗(yàn)實(shí)驗(yàn)分析VHDL程序代碼,寫出寄存器組模塊的設(shè)計(jì)思路( 個(gè)數(shù)為 64)并且完成相關(guān)的讀寫操作。實(shí)驗(yàn)原,設(shè)計(jì)思路與源代 源代碼libraryuseentityregister_16is: in : in std_logic_vector(15downto: inlibraryuseentityregister_16is: in : in std_logic_vector(15downto: in : in : in end : out std_logic_vector(15downto
2、architectureaofregister_16is if reset =0q_output = elsif(clkeventandclk=1)then if sel = 1 and write = 1 thenend if;end end pro end a;2-4libraryuseentitydecoder2_to_4 port: std_logic_vector(1 downtosel00 : out std_logic; sel01 : out std_logic; sel02 : out std_logic; sel03:outstd_logicend architecture
3、behavioralofdecoder2_to_4 =(not sel(1) and(not =(not sel(1) andsel(0)=sel(1) and(not=sel(1) and end libraryentity mux4_to_1 is : in std_logic_vector(15downto =sel(1) and end libraryentity mux4_to_1 is : in std_logic_vector(15downto end : in std_logic_vector(1downto : out std_logic_vector(15downto ar
4、chitecturebehavioralofmux4_to_1is mux:pro ,input0,input1,input2,caseselis whenwhenwhenend case;out_put=input0; out_put=input1; out_put=input2; out_put -該語句將底的引腳與頂層-號(hào)連接起來了;頂層設(shè)計(jì)實(shí)體的外部輸入信號(hào)= -頂層設(shè)計(jì)實(shí)體的外部輸入信=-該語句將底的引腳與頂層-號(hào)連接起來了;頂層設(shè)計(jì)實(shí)體的外部輸入信號(hào)= -頂層設(shè)計(jì)實(shí)體的外部輸入信-頂層設(shè)計(jì)實(shí)體的外部輸入信號(hào) -頂層設(shè)計(jì)實(shí)體的外部輸入信號(hào) =q_output = decoder2_t
5、o_4 port -24= = -頂層設(shè)計(jì)實(shí)體的外部輸入信mux4_to_1 port-41 多路-頂層設(shè)計(jì)實(shí)體的外部輸入信號(hào) -頂層設(shè)計(jì)實(shí)體的輸出信號(hào) out_put end實(shí)驗(yàn)步16位寄存器的工程、2-4譯的工程、4-1 實(shí)驗(yàn)現(xiàn)象分仿真圖7. 實(shí)驗(yàn)小實(shí)驗(yàn)四:模塊連接1. 實(shí)驗(yàn)?zāi)窟M(jìn)一步掌握Vhdl7. 實(shí)驗(yàn)小實(shí)驗(yàn)四:模塊連接1. 實(shí)驗(yàn)?zāi)窟M(jìn)一步掌握Vhdl 掌握ISE14.*的使用(選2. 實(shí)驗(yàn)要3. 實(shí)驗(yàn)2-4 4. 設(shè)計(jì)思路與源代2-4選擇器和或門,在又一個(gè)頂層實(shí)體進(jìn)ABG源代碼libraryuseate b1:out std_logic);architecturebehavof end behav;ate源代碼libraryuseate b1:out std_logic);architecturebehavof end behav;ate2-4libraryuseentitydecoder2_to_4 port: std_logic_vector(1 downtosel00 : out std_logic; sel01 : out std_logic; sel02 : out std_logic; sel03:outstd_logicend architecturebehavioralofdecoder2_to_4 =(not s
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