數(shù)字邏輯技術(shù)CHAP3

1、 第3章 組合邏輯電路的優(yōu)化實(shí)現(xiàn) 【課前思考】【學(xué)習(xí)指南】3.1組合邏輯電路的特點(diǎn)與優(yōu)化實(shí)現(xiàn)3.2單輸出函數(shù)和多輸出函數(shù)3.3多級邏輯電路的綜合3.4組合邏輯電路積木塊3.5組合邏輯電路中的競爭和險象3.6解題示例【本章小結(jié)】1 3.1 組合邏輯電路的特點(diǎn)與優(yōu)化實(shí)現(xiàn)組合邏輯電路的特點(diǎn)： 組合邏輯電路的輸出僅取決于當(dāng)前的輸入 。2組合邏輯電路優(yōu)化實(shí)現(xiàn)的步驟：目標(biāo)電路的原始描述：真值表、卡諾圖、邏輯表達(dá)式、邏輯圖以及硬件描述語言源代碼等。邏輯化簡：與可用資源無關(guān)的優(yōu)化。從電路的原始描述提取邏輯函數(shù)并加以優(yōu)化。物理映射：與可用資源相關(guān)的優(yōu)化實(shí)現(xiàn)，資源包括：基本門電路宏單元可編程邏輯器件（CPLD或

2、FPGA） 此過程也稱為適配（fitting）。3與資源相關(guān)的優(yōu)化實(shí)現(xiàn)例3.1 以基本的邏輯門為可用資源，用“與-或”二級電路實(shí)現(xiàn)下述函數(shù)：4與資源相關(guān)的優(yōu)化實(shí)現(xiàn)（續(xù)）例3.2 以基本的邏輯門為可用資源，用“與-或”二級電路實(shí)現(xiàn)下述函數(shù)：5 3.2單輸出函數(shù)和多輸出函數(shù)例3.3 單獨(dú)處理每一個函數(shù)6單輸出函數(shù)和多輸出函數(shù)（續(xù)）門的個數(shù) = 9輸入端數(shù) = 19 對應(yīng)的原理圖 來自前頁，單獨(dú)處理每一個函數(shù)。 7單輸出函數(shù)和多輸出函數(shù)（續(xù)）整體對待3個函數(shù)8單輸出函數(shù)和多輸出函數(shù)（續(xù)）來自前頁，整體對待3個函數(shù)門的個數(shù) = 8輸入端數(shù) = 17 9例3.4 7段數(shù)碼顯示器7 段數(shù)碼顯示器分為兩種：

3、高電平使相應(yīng)線段點(diǎn)亮；低電平使相應(yīng)線段點(diǎn)亮；本例假定所用7 段數(shù)碼顯示器為前者，即高電平使相應(yīng)線段點(diǎn)亮；如果所用7 段數(shù)碼顯示器為后者，則下頁所示真值表需要改變。 設(shè)計結(jié)果也會不同。107段數(shù)碼顯示器（續(xù)）117段數(shù)碼顯示器（續(xù)）127段數(shù)碼顯示器（續(xù)）電路實(shí)現(xiàn)之一137段數(shù)碼顯示器（續(xù)）電路實(shí)現(xiàn)之二147段數(shù)碼顯示器的VHDL功能描述157段數(shù)碼顯示器的VHDL功能描述（續(xù)）167段數(shù)碼顯示器的VHDL功能描述（續(xù)）177段數(shù)碼顯示器的功能模擬波形183.3 多級邏輯電路的綜合提取公因子19多級邏輯電路的綜合（續(xù)）利用香農(nóng)展開定理實(shí)施功能分解：每展開一次， 子函數(shù)中的變量減少一個。適合于簡化

4、多變量布爾函數(shù)。例3.6 對下述5變量函數(shù) f 施加香農(nóng)展開（相對于變量x 5）20香農(nóng)展開定理的應(yīng)用相對于哪一個變量展開，簡化的效果不同，有關(guān)技術(shù)問題從略21香農(nóng)展開定理的應(yīng)用（續(xù)）來自前頁：22香農(nóng)展開定理的應(yīng)用（續(xù)）例3.9 用 4 輸入LUT 實(shí)現(xiàn) 5 輸入邏輯函數(shù) f (x1, x2, x3, x4, x5)。 本例針對變量x 1展開233.4 組合邏輯電路積木塊多路選擇器：例 3.7 設(shè)計一個4選1多路器 244選1多路器（續(xù)）VHDL代碼：254選1多路器（續(xù)）功能模擬波形：26LUT實(shí)現(xiàn)舉例用2選1多路器構(gòu)建一個4 輸入查找表LUT 27編碼器編碼器或譯碼器都可以歸結(jié)為代碼變換

5、 可依照此原理編寫同類問題的VHDL代碼。例 3.10 設(shè)計一個4到2編碼器28編碼器（續(xù)）29編碼器（續(xù)）功能模擬波形：30優(yōu)先編碼器例3.11 設(shè)計一個4到3優(yōu)先編碼器。輸入信號的優(yōu)先級由高到低依次為（x3, x2, x1, x0），輸出信號 y1y0 是編碼結(jié)果。按照取值為1的諸輸入信號中優(yōu)先級最高者編碼。輸出信號v是編碼是否有效的標(biāo)志，若所有輸入信號取值皆為0，則用 v = 0 指明輸出信號 y1y0 所代表的編碼無效；否則 v = 1 。 31優(yōu)先編碼器（續(xù)）32優(yōu)先編碼器（續(xù)）VHDL代碼中語句的選擇：IF-ELSIF語句中各分支出現(xiàn)的先后順序，體現(xiàn)各分支的優(yōu)先級排序， 使用IF-

6、ELSIF語句描述優(yōu)先編碼器的功能，是最合理的選擇。功能模擬波形：33優(yōu)先編碼器（續(xù)）優(yōu)先編碼器的應(yīng)用舉例: 計算機(jī)的中斷系統(tǒng)中，需要一個判別優(yōu)先級的仲裁器。假定有4個設(shè)備共享同一資源，x i 代表設(shè)備i 的請求，仲裁器根據(jù)請求信號（x3,x2,x1,x0）的狀況，指明哪一個設(shè)備可以使用共享資源。輸出信號 y1y0 代表被授權(quán)使用共享資源的設(shè)備碼，輸出信號 v 則指明 y1y0 所示設(shè)備碼是否有效。例如，當(dāng) x3x2x1x0 = 0111時，v = 1表示設(shè)備碼y1y0有效。 y1y0 = 10表明設(shè)備2被授權(quán)使用共享設(shè)備；此時雖然設(shè)備1和設(shè)備0也發(fā)出了請求，但因他們的優(yōu)先級比較低，而未獲得授

7、權(quán)。當(dāng) x3x2x1x0 = 0000時，v = 0表示設(shè)備碼y1y0無效，因?yàn)榇藭r沒有任何設(shè)備發(fā)出申請。 34譯碼器例3.12 設(shè)計一個2到4的二進(jìn)制譯碼器。 - - （例3.10 的逆過程）35譯碼器（續(xù)）36譯碼器（續(xù)）功能模擬波形：37數(shù)值比較器 例3.13 設(shè)計一個數(shù)值比較器。輸入信號 a(3.0)和 b(3.0)分別是2個字長 4 位的無符號二進(jìn)制數(shù)。比較器的任務(wù)是比較這兩個數(shù)的數(shù)值大小，其輸出信號為： great; less;equal38數(shù)值比較器（續(xù)）39數(shù)值比較器（續(xù)）功能模擬波形：40 3.5 組合邏輯電路中的競爭和險象觀察數(shù)字系統(tǒng)中某一特定門電路 g，該系統(tǒng)的輸入信號經(jīng)

8、不同的路徑到達(dá) g 的輸入端的時刻有先有后，這種時差引起的現(xiàn)象稱為競爭（race）。競爭的結(jié)果可能導(dǎo)致 g 的輸出信號瞬間偏離預(yù)期值，此種現(xiàn)象被稱為險象（hazard），這種瞬間即逝的尖峰脈沖俗稱毛刺。險象是否發(fā)生，既和電路結(jié)構(gòu)有關(guān)，也和門電路的延時有關(guān)。門電路的延時不是一個確定值，因此險象是否發(fā)生是一個概率事件。如果必須防止險象的發(fā)生， 需要研究險象發(fā)生的原因及消除的方法。41組合邏輯電路中的競爭和險象（續(xù)）例3.14 ：當(dāng)輸入信號的取值組合為某一特定值b = c = 1時42組合邏輯電路中的競爭和險象（續(xù)）（a） t1 = t2 = 0（b） t1 t243組合邏輯電路中的競爭和險象（續(xù)）

9、例3.15 ：當(dāng)b = c = 0時：44組合邏輯電路中的競爭和險象（續(xù)）（a） t1 = t = 0（b） t1 t245險象的消除代數(shù)法：若目標(biāo)電路的邏輯表達(dá)式不會演變?yōu)椋?則可避免險象的發(fā)生。卡諾圖法：見后46代數(shù)法消除險象二者等價，后者消除了險象47卡諾圖法消除險象卡諾圖中維塊之間的關(guān)系可分為相交、分離和相鄰3種，其中維塊相鄰是產(chǎn)生險象的原因，通過增添冗余維塊可消除相鄰維塊，從而消除險象發(fā)生的根源。 48 3.6解題示例例3.18 設(shè)數(shù)據(jù)為字長4 位二進(jìn)制代碼 x3x2x1x0，為其配置一個奇校驗(yàn)位y，使奇校驗(yàn)碼 x3x2x1x0y 中含奇數(shù)個1。真值表： 49例3.18 的手工設(shè)計卡

10、諾圖和邏輯表達(dá)式：50例3.18 的手工設(shè)計示例（續(xù)）與式（3-19）相對應(yīng)的邏輯圖成本過高， 尋求改進(jìn)：對式（3-19）施加對變量x3的香農(nóng)展開： 式中： 51例3.18 的手工設(shè)計示例（續(xù)）繼續(xù)對式（3-21）和式（3-22）實(shí)施香農(nóng)展開和公式化簡：（過程從略） 提示：用手工設(shè)計方法得到此方案有賴于設(shè)計者的經(jīng)驗(yàn)、技巧和反復(fù)的試探。52例3.18 的自動設(shè)計示例VHDL行為描述 ：53例3.18 的自動設(shè)計示例（續(xù)）功能模擬波形：將上述各種方案提交Quartus, 均可得到以下波形。此模擬波形驗(yàn)證了方案的正確。54本章小結(jié)組合邏輯電路是最基本的邏輯電路，其輸出僅和當(dāng)前的輸入有關(guān)。組合邏輯電路中不含記憶元件，也不含反饋回路。設(shè)計方法：手工設(shè)計和使用EDA工具進(jìn)行設(shè)計。電路的規(guī)模比較大時，手工設(shè)計過程過于繁瑣；使用EDA工具設(shè)計則極為方