數(shù)字集成電路設(shè)計(jì)hw6作業(yè)講解

1、張雪琳Email : 第六次作業(yè)講解1、利用mymos模型仿真，所有器件均取寬長比為2，請構(gòu)建靜態(tài)CMOS結(jié)構(gòu)16位行波進(jìn)位加法器，仿真出其最壞情況關(guān)鍵路徑延遲時間。行波進(jìn)位加法器結(jié)構(gòu)可以參考下圖：方法一：設(shè)A為全1，B為全0，Ci為脈沖波形，測量Ci到Co、S的延遲 Ci到Co的延遲：Td1 = ( Tphl1 + Tplh1 ) / 2 = 1.43 ns Ci到S的延遲：Td2 = ( Tphl2 + Tplh2 ) / 2 = 1.48 ns方法二：設(shè)A為全1，B為0000 0000 0000 0001，Ci為0，測量B0到Co、S的延遲 B0到Co的延遲：Td1 = ( Tdr +

2、Tdf ) / 2 = 1.44ns B0到S的延遲：Td2 = ( Tphl + Tplh ) / 2 = 1.48ns參考代碼FullAdder.options post=2.global vdd.param Lm = 0.25u Wm = 0.5u.subckt inverter in outMn out in 0 0 mynmos L=Lm W=WmMp out in vdd vdd mypmos L=Lm W=Wm.ends inverter.subckt fulladder A B C S COMn1 COn B 1 0 mynmos L=Lm W=WmMn2 1 A 0 0 my

3、nmos L=Lm W=WmMn3 COn C 3 0 mynmos L=Lm W=WmMn4 3 A 0 0 mynmos L=Lm W=WmMn5 3 B 0 0 mynmos L=Lm W=WmMn6 Sn COn 5 0 mynmos L=Lm W=WmMn7 5 A 0 0 mynmos L=Lm W=WmMn8 5 B 0 0 mynmos L=Lm W=WmMn9 5 C 0 0 mynmos L=Lm W=WmMn10 Sn C 8 0 mynmos L=Lm W=WmMn11 8 B 7 0 mynmos L=Lm W=WmMn12 7 A 0 0 mynmos L=Lm W

4、=WmMp1 COn B 2 vdd mypmos L=Lm W=WmMp2 2 A vdd vdd mypmos L=Lm W=WmMp3 COn C 4 vdd mypmos L=Lm W=WmMp4 4 A vdd vdd mypmos L=Lm W=WmMp5 4 B vdd vdd mypmos L=Lm W=WmMp6 Sn COn 6 vdd mypmos L=Lm W=WmMp7 6 A vdd vdd mypmos L=Lm W=WmMp8 6 B vdd vdd mypmos L=Lm W=Wm Mp9 6 C vdd vdd mypmos L=Lm W=WmMp10 Sn

5、 C 9 vdd mypmos L=Lm W=WmMp11 9 B 10 vdd mypmos L=Lm W=WmMp12 10 A vdd vdd mypmos L=Lm W=WmXinv1 COn CO inverterXinv2 Sn S inverter.ends fulladder參考代碼（續(xù)）Xfa0 A0 B0 Cin S0 C0 fulladderXfa1 A1 B1 C0 S1 C1 fulladderXfa2 A2 B2 C1 S2 C2 fulladderXfa3 A3 B3 C2 S3 C3 fulladderXfa4 A4 B4 C3 S4 C4 fulladderX

6、fa5 A5 B5 C4 S5 C5 fulladderXfa6 A6 B6 C5 S6 C6 fulladderXfa7 A7 B7 C6 S7 C7 fulladderXfa8 A8 B8 C7 S8 C8 fulladderXfa9 A9 B9 C8 S9 C9 fulladderXfa10 A10 B10 C9 S10 C10 fulladderXfa11 A11 B11 C10 S11 C11 fulladderXfa12 A12 B12 C11 S12 C12 fulladderXfa13 A13 B13 C12 S13 C13 fulladderXfa14 A14 B14 C13

7、 S14 C14 fulladderXfa15 A15 B15 C14 Sout Cout fulladderVDD vdd 0 2.5VVA0 A0 0 2.5VVA1 A1 0 2.5VVA15 A15 0 2.5VVB0 B0 0 0VB1 B1 0 0VB15 B15 0 0VCi Cin 0 pulse(0 2.5 5n 0.1n 0.1n 10n 20n).tran 20p 40n .MODEL mynmos NMOS level=1 VTO=0.45 KP=6E-5 +TOX=1.0E-8 CJ=2E-03 CJSW=0.250E-09.MODEL mypmos PMOS lev

8、el=1 VTO=-0.4 KP=2E-5 +TOX=1.0E-8 CJ=2E-03 CJSW=0.250E-09.END2、圖中所示為基于傳輸門的D觸發(fā)器，所有器件均取最小尺寸，利用mymos模型進(jìn)行仿真，得到最小的建立時間（提示：可以利用hspice的參數(shù)掃描功能）和最大的延遲時間。參考講義，將鎖存器結(jié)構(gòu)進(jìn)行改進(jìn)，仿真建立時間和延遲時間是否優(yōu)化，并分析原因。QDclkQMI1I2I3I4I5I6T2T1T3T4D-flipflop.options post=2.global vdd.param Lm = 0.25u Wmin = 0.25u.param su = 30p.param td1

9、 = 50p-su .param td2 = 50.1p-su .param td3 = 450p-su .param td4 = 450.1p-su*sub-circuit description.subckt inverter in outMn out in 0 0 mynmos L=Lm W=WminMp out in vdd vdd mypmos L=Lm W=Wmin.ends inverter.subckt transgate in out ctrl ctrl_nMn out ctrl in 0 mynmos L=Lm W=WminMp out ctrl_n in vdd mypm

10、os L=Lm W=Wmin.ends transgate參考代碼（題示電路）思路：固定clk的上升沿，設(shè)定掃描參數(shù)su為輸入數(shù)據(jù)跳變沿與時鐘上升沿之間的差值，觀察輸出端Q是否滿足D觸發(fā)器工作狀態(tài)*netlist descriptionXtg1 D B ck_n ck transgateXtg2 B A ck ck_n transgateXinv1 B I1 inverterXinv2 I1 A inverterXtg3 A C ck ck_n transgateXtg4 C Q ck_n ck transgateXinv3 C I2 inverterXinv4 I2 Q inverter*s

11、ource descriptionVDD Vdd 0 2.5VVck ck 0 pulse(0 2.5 50p 0.1p 0.1p 200p 400p)Vck_n ck_n 0 pulse(2.5 0 50p 0.1p 0.1p 200p 400p)Vdata D 0 pwl(0 0 td1 0 td2 2.5 td3 2.5 td4 0 1n 0)*similation.tran 0.1p 800p sweep su 10p 25p 1p.IC Q 0v*mos model.MODEL mynmos NMOS level=1 VTO=0.45 KP=6E-5 TOX=1.0E-8 CJ=2E

12、-03 CJSW=0.250E-09.MODEL mypmos PMOS level=1 VTO=-0.4 KP=2E-5 TOX=1.0E-8 CJ=2E-03 CJSW=0.250E-09.END思路：固定clk的上升沿，設(shè)定掃描參數(shù)su為輸入數(shù)據(jù)跳變沿與時鐘上升沿之間的差值，觀察輸出端Q是否滿足D觸發(fā)器工作狀態(tài)仿真波形圖（示意）建立時間clkDQsu=18pssu=19ps所以，D從0到1的時候，最小建立時間為19ps，最大延遲時間為75.6psclkDQclkDQsu=20pssu=21ps所以，D從1到0的時候，最小建立時間為21ps，最大延遲時間為57.8psclkDQclkDQ輸

13、入D建立時間延遲時間題示電路0119p75.6p1021p57.8p講義電路0138p96.3p1051p75.6p理論與仿真矛盾？影響因素：單元子電路延遲不完全一致采樣信號恰好“可用”，數(shù)據(jù)并不穩(wěn)定時鐘信號的電容耦合若使主鎖存器采樣充分穩(wěn)定，測量延遲題示電路：38.5ps講義電路：32.6ps小結(jié)3.某0.5微米CMOS工藝，設(shè)VDD = 5V，VTN =1V，VTP = -1V，Cox = 410-7 F/cm2，n = 400 cm2/Vs、p = 200 cm2/Vs，請?jiān)O(shè)計(jì)輸出緩沖器的對稱反相器串結(jié)構(gòu)，驅(qū)動5pF電容，第一級反相器NMOS寬長比0.5um/0.5um，PMOS為1um

14、/0.5um；給出反相器串的數(shù)目和每級反相器的寬長比。級數(shù)1234567PMOS寬長比1um/0.5um2.9um/0.5um8.3um/0.5um24.0um/0.5um69.4um/0.5um200.1um/0.5um577.6um/0.5umNMOS寬長比Wp/2N = 8 延遲時間大致相同，但面積會增加4. KN = 60A/V2，KP = 30A/V2, VTN=1V，VTP = 0.8V，VDD = 5V。圖中所示為一個CMOS施密特觸發(fā)器，M1的寬長比為1.6/0.8，M2為0.8/4，M3為1.2/0.8，M4為3.6/0.8。（1）求出正向閾值電平V和反相閾值電平V；（2）畫出其電壓