FPGA的八位RISC CPU的設計

1、【W(wǎng)ord版本下載可任意編輯】 FPGA的八位RISC CPU的設計1 引 言 機器碼 地址 匯編助記符 注釋 00 /地址聲明 101_11000 /00 BEGIN: LDA DATA_2 0000_0001 011_11000 /02 AND DATA_3 0000_0010 100_11000 /04 XOR DATA_2 0000_0001001_00000 /06 SKZ 0000_0000 000_00000 /08 HLT /AND doest work 6 調試 基本的調試手段 是基于FPGA 廠商提供的開發(fā)和仿真環(huán)境，用硬件描述語言編寫TESTBENCH，構成一個運行環(huán)境。

2、TESTBENCH產(chǎn)生對目標軟核的激勵，同時記錄軟核的輸出，和預期值開展比對，可以確定核的設計錯誤。這種方法的好處是實現(xiàn)容易，結果準確，但硬件描述語言編碼量較大。為了仿真結果的準確性，無論功能仿真還是時序仿真，仿真的步長都不能太小，結果導致整個系統(tǒng)仿真時間太長。本設計中先對RISC CPU的各個子模塊開展了分別綜合，檢查正確性，如果發(fā)現(xiàn)錯誤可以在較小的范圍內來檢查并驗證。子模塊綜合完畢后，把要綜合的RISC CPU的模塊與外圍器件以及測試模塊分離出來組成一個大模塊，綜合后的的RISC CPU模塊如圖4所示，這是Xilinx ISE7.1 所綜合生成的技術原理圖。 綜合的結果只是通用的門級網(wǎng)表，

3、只是一些與、或、非門的邏輯關系，和芯片實際的配置情況還有差距。此時應該使用FPGA/CPLD廠商提供的實現(xiàn)與布局布線工具，根據(jù)所選芯片的型號，開展芯片內部功能單元的實際連接與映射。這種實現(xiàn)與布局布線工具一般要選用所選器件的生產(chǎn)商開發(fā)的工具，因為只有生產(chǎn)者了解器件內部的構造，如在ISE的集成環(huán)境中完成實現(xiàn)與布局布線的工具是Flow Engine。 圖4 CPU技術原理圖 STA（Static Timing Analysis）靜態(tài)時序分析，完成FPGA設計時必須的一個步驟。在FPGA加約束、綜合、布局布線后，在ISE中可以運行Timing Analyzer生成詳細的時序，本設計中Minimum p

4、eriod: 12.032ns (Maximum Frequency: 83.112MHz)，Minimum input arrival time before clock: 6.479ns，Maximum output required time after clock: 9.767ns。然后，設計人員檢查時序，根據(jù)工具的提示找出不滿足Setup/Hold time的路徑，以及不符合約束的路徑，開展修改保證數(shù)據(jù)能被正確的采樣。在后仿真中將布局布線的時延反標到設計中去，使仿真既包含門延時，又包含線延時信息。這種后仿真是準確的仿真，能真實地反映芯片的實際工作情況。 7 結 論 復雜的RISC CPU設計是一個從抽象到具體的過程，本文根據(jù)FPGA的構造特點，圍繞在FPGA上設計實現(xiàn)八位微處理器軟核設計方法開展探討，研究了片上系統(tǒng)的設計方法和設計復用技術，并給出了指令集和其調試方法，提出了一種基于FPGA的微處理器的IP的設計方法。本文作者創(chuàng)新點是：根據(jù)Spartan II 的內部構造，在編碼階段實現(xiàn)了地址和數(shù)據(jù)的優(yōu)化，