FPGA的UART接口模塊設(shè)計

1、【W(wǎng)ord版本下載可任意編輯】 FPGA的UART接口模塊設(shè)計 更多通信方案，盡在維庫技術(shù)資料網(wǎng) https:/data UART（UniversalAnynchronousReceiverTransmitter,通用異步接收發(fā)送器）是廣泛應(yīng)用的串行數(shù)據(jù)傳輸協(xié)議之一，其應(yīng)用范圍遍及計算機(jī)外設(shè)、工控自動化等場合。雖然USB傳輸協(xié)議比UART協(xié)議有更高的性能，但電路復(fù)雜開發(fā)難度大，并且大多數(shù)的微處理器只集成了UART,因此UART仍然是目前數(shù)字系統(tǒng)之間開展串行通信的主要協(xié)議。 隨著FPGA的廣泛應(yīng)用，經(jīng)常需要FPGA與其他數(shù)字系統(tǒng)開展串行通信，專用的UART集成電路如8250,8251等是比較復(fù)雜

2、的，因為專用的UART集成電路既要考慮異步的收發(fā)功能，又要兼容RS232接口設(shè)計，在實(shí)際應(yīng)用中，往往只需要用到UART的基本功能，使用專用芯片會造成資源浪費(fèi)和成本提高?？梢詫⑺枰腢ART功能集成到FPGA內(nèi)部，實(shí)現(xiàn)FPGA與其他數(shù)字系統(tǒng)的直接通信，從而簡化了整個系統(tǒng)電路，提高了可靠性、穩(wěn)定性和靈活性。 1 UART簡介 基本的UART通信只需要兩條信號線（RXD,TXD）就可以完成數(shù)據(jù)的相互通信，接收與發(fā)送是全雙工形式，其中TXD是UART發(fā)送端，RXD是UART接收端。UART基本特點(diǎn)是：在信號線上有兩種狀態(tài)，可分別用邏輯1（高電平）和邏輯0（低電平）來區(qū)分。在發(fā)送器空閑時，數(shù)據(jù)線應(yīng)保持

3、在邏輯高電平狀態(tài)。發(fā)送器是通過發(fā)送起始比特而開始一個字符傳送，起始比特使數(shù)據(jù)線處于邏輯0狀態(tài)，提示接收器數(shù)據(jù)傳輸即將開始。數(shù)據(jù)位一般為8位一個字節(jié)的數(shù)（也有6位7位的情況），低位（LSB）在前，高位（MSB）在后。校驗位一般用來判斷接收的數(shù)據(jù)位有無錯誤，一般是奇偶校驗。停止位在，用以標(biāo)志UART一個字符傳送的結(jié)束，它對應(yīng)于邏輯1狀態(tài)，UART數(shù)據(jù)幀格式如圖1所示。 圖1 UART數(shù)據(jù)幀格式 2 UART功能實(shí)現(xiàn) UART可以分解為3個子模塊：波特率發(fā)生器模塊；發(fā)送模塊；接收模塊。UART的功能主要由VHDL硬件描述語言編程，圖2是編譯后生成的圖元SCI,它包括了UART的主要的部分，即發(fā)送模塊

4、和接收模塊。SCI的外部口線可分為3類： 一是與數(shù)字系統(tǒng)的接口，包括數(shù)據(jù)DATA,片選CS,讀寫RD、WR,狀態(tài)RDFULL、TDEMPTY.這部分接口完成的功能是將待發(fā)送的數(shù)據(jù)寫入SCI或從SCI讀出已接收到的數(shù)據(jù)。 二是串行通信接口2條線RXD、TXD,其中RXD是接收數(shù)據(jù)線、TXD是發(fā)送數(shù)據(jù)線，因此，SCI實(shí)現(xiàn)的是全雙工通信的設(shè)計。 三是系統(tǒng)控制線RESET、CLK,RESET為模塊復(fù)位輸入，CLK為模塊時鐘輸入，通信的波特率由CLK來決定（實(shí)際的波特率是CLK/4）。 圖2 UART的圖元模塊構(gòu)造 RDFULL、TDEMPTY為兩個狀態(tài)標(biāo)志位，RDFULL為輸入存放器滿標(biāo)志，高電平表示

5、已經(jīng)接收到一個有效數(shù)據(jù)并存儲到輸入數(shù)據(jù)存放器中，當(dāng)CS、RD有效將數(shù)據(jù)讀出后變?yōu)榈碗娖綗o效。 TDEMPTY為輸出存放器空標(biāo)志，高電平表示由CS、WR有效寫入到輸出存放器的數(shù)據(jù)已經(jīng)發(fā)送完畢，可以向輸出存放器寫入另外待發(fā)送的數(shù)據(jù)，低電平時表示數(shù)據(jù)目前正在發(fā)送中。 2.1 發(fā)送模塊設(shè)計 發(fā)送模塊由發(fā)送控制進(jìn)程、寫數(shù)據(jù)進(jìn)程、并/串轉(zhuǎn)換進(jìn)程、狀態(tài)操作進(jìn)程等進(jìn)程構(gòu)成。其中，主要的是發(fā)送控制進(jìn)程，在發(fā)送控制進(jìn)程中聲明了一個6比特的變量scit_v,由它的取值（狀態(tài)機(jī)）狀態(tài)來控制整個發(fā)送過程。scit_v被分為高四位的sh_t和低兩位的sl_,tscit_v在系統(tǒng)復(fù)位后被賦初值28（011100B），每來一

6、個時鐘scit_v增量，每來四個時鐘sh_t增量，當(dāng)sh_t為0111B時發(fā)送起始位，sh_t為10001111B時發(fā)送8比特的數(shù)據(jù)。下面給出的是發(fā)送控制進(jìn)程和發(fā)送接收數(shù)據(jù)進(jìn)程的原代碼： 數(shù)據(jù)發(fā)送控制進(jìn)程 PROCESS（clk,reset） variablescit_v:integerrange0to63; variablescit_s:std_logic_vector（tdownto0）； BEGIN IF（reset=0）THEN scit_v:=0;-000000 ELSIF（clkEVENTANDclk=1）THEN IF（scit_vtxdtxdtxdtxdtxdtxdtxdtxd

7、txdtxd=1000）AND（sh_r= 1111）AND（sl_r=01）THEN d_fb（7）=rxd; FORiIN0TO6LOOP d_fb（i）=d_fb（i+1）；-d_fb（0）被移 出；d_fb（7）被移空 ENDLOOP; ENDIF; ENDIF; ENDPROCESS; 圖4給出的是接收數(shù)據(jù)的仿真圖。當(dāng)rxd出現(xiàn)低電平后便啟動接收過程，當(dāng)8比特的數(shù)據(jù)接收完畢后，rxd變?yōu)楦唠娖?，同時將RDFULL信號置為高電平有效，RDFULL有效表示接收存放器已經(jīng)存儲了一個剛剛接收到的數(shù)據(jù)，當(dāng)CS和RD有效時將數(shù)據(jù)（實(shí)際接收到的數(shù)據(jù)是2AH）讀出，同時RDFULL被置成無效狀態(tài)。

8、圖4 接收數(shù)據(jù)的仿真波形 2.3 波特率發(fā)生器模塊 波特率發(fā)生器實(shí)際是一個分頻器，分頻器的輸出連接到SCI的CLK輸入端，且應(yīng)為實(shí)際波特率的4倍頻。因為在發(fā)送和接收控制進(jìn)程中，狀態(tài)機(jī)由一個6比特的存放器（cit_v、cir_v）的高4位（sh_r、sh_t）開展控制，而高4位的狀態(tài)改變需要4個CLK時鐘（低2位向高4位進(jìn)位）。當(dāng)SCI與SCI開展通信時，通信雙方波特率選擇一致即可，當(dāng)SCI同MCU通信時，SCI的波特率選擇同MCU定時器的溢出率即可，當(dāng)SCI需要同PC通信時，才將SCI的波特率定制成：1.2Kbps,2.4Kbps,4.8Kbps直到115.2Kbps,這時要求SCI的晶體振蕩頻率要足夠高來滿足波特率的匹配，或采用（11.0592或22.1184MHz）的特殊晶體