數(shù)字通信系統(tǒng)數(shù)據(jù)糾錯方法研究

1、內(nèi)容摘要：通信系統(tǒng)包括數(shù)字通信系統(tǒng)和模擬通信系統(tǒng)，其實(shí)除了傳統(tǒng)的通信關(guān)鍵詞：數(shù)字通信系統(tǒng) 傳輸數(shù)據(jù) 編碼 糾錯前 言 Shannon 理論基礎(chǔ)你所需要的傳輸信號?？偠灾?，提高發(fā)送信號功率與差錯控制編碼是等價的。1 緒論1.1 差錯控制編碼的簡介當(dāng)今世界需要的通信系統(tǒng)是必須具備能夠自行發(fā)覺發(fā)錯的能力以及自身系在所我們能夠直接的的小范圍。接收到正確信號為止。號碼元的規(guī)律來鑒別傳輸過程中是否產(chǎn)生錯誤，進(jìn)而改正錯誤。大多數(shù)差錯控制編碼都是利用 FPGA技術(shù)去實(shí)現(xiàn)，該課題主要是想通過比較宜的編碼提供便捷。該課題主要研討循環(huán)冗余差錯校驗(yàn)編碼（CRC性碼，利用 FPGA去完成，而 CRC校驗(yàn)的使用則是在程

2、序庫在數(shù)據(jù)存儲和數(shù)據(jù)通CRC編碼是諸多校驗(yàn)里比較常用的，CRC的全名為循環(huán)冗余校驗(yàn)，CRC的優(yōu)點(diǎn)在于檢測錯誤能力強(qiáng)，成本低，易于用編碼器及檢測電路實(shí)現(xiàn)。對于檢錯能力的高低來看，未能檢測出錯誤幾率僅為 0.0047%以下，性能以及成本上籌劃，都大大地優(yōu)于奇偶校1.2 EDA技術(shù)綜述EDA技電子技術(shù) CAD基礎(chǔ)上我們衍生出了 EDA計(jì)算機(jī)軟件系統(tǒng)，EDA是在計(jì)算機(jī)上EDA技術(shù)里面融匯了電子技術(shù)，處理器技術(shù)，信息處理技術(shù)以及智能化處理技術(shù)的新型技術(shù)的應(yīng)用。 利用 EDA計(jì)算機(jī)軟件系計(jì)、細(xì)性能分析到設(shè)計(jì)出 IC版圖或 PCB版圖的整個完整經(jīng)歷的計(jì)算機(jī)上自動處理并且完成。2 應(yīng)用EDA技術(shù)實(shí)現(xiàn)差錯編碼控

3、制技術(shù)通過在數(shù)字通信系統(tǒng)數(shù)據(jù)糾錯方法利用差錯編碼控制技術(shù)，利用卷積碼、CRC編碼、線性碼去完成數(shù)字通信系統(tǒng)的糾錯。運(yùn)用 FPGA技術(shù)可以完成 CRC編碼應(yīng)用，編寫代碼我們可以運(yùn)用 VDHL語言，一次進(jìn)行編譯，下載，仿真。2.1 循環(huán)冗余差錯控制校驗(yàn)碼的設(shè)計(jì)CRC編碼通過工作原理，基本概念，原則，生成方法，算法，校驗(yàn)電路實(shí)現(xiàn)，這里僅僅是對原理簡介。CRC 即循環(huán)冗余校驗(yàn)碼（Cyclic Redundancy Check）：度可以任意選定。循環(huán)冗余檢查（CRC）是一種數(shù)據(jù)傳輸檢錯功能，對數(shù)據(jù)進(jìn)行證數(shù)據(jù)傳輸?shù)恼_性和完整性。3卷積編碼的仿真3.1卷積編碼的基本原理由一個有 k入段、n輸出端、m位移寄

4、存器所構(gòu)成的一個有限有記憶系統(tǒng)構(gòu)成的過程，如碼樹法、矩陣法、狀態(tài)圖法以及籬狀圖法等，若我們采用不同的方法直觀的了解概率譯碼的過程和譯碼的性能。類似的（nk）線性分組碼，卷積碼3.2 卷積編碼的仿真信號流程可由內(nèi)努力二進(jìn)制生產(chǎn)器產(chǎn)生一個 0,1器對輸入的二進(jìn)制序列進(jìn)行卷積編碼，用 BPSK調(diào)制方式對信號進(jìn)行調(diào)制，再者加入信道噪聲再通過 BPSK解調(diào)后送入 Viterbi譯碼器進(jìn)行硬裁斷譯碼，最后由3.3仿真模塊的參數(shù)設(shè)置以及重要參數(shù)的意義完成建立仿真模塊之后，需要對各個模塊分別進(jìn)行設(shè)置后進(jìn)行運(yùn)行仿真。有三項(xiàng)參數(shù)在貝努利二進(jìn)制序列產(chǎn)生器模塊中產(chǎn)生 :第一項(xiàng)為 probabilityof a zer

5、o取值為 0.5，則表示 1和 0呈現(xiàn)的概率是等價的。Initial seed表示列由特定的隨機(jī)種子產(chǎn)生。Sample time=0.0002 表示抽樣時間，等同于輸出的二進(jìn)制序列符號持續(xù)時間為 0.0002秒。Samples per frame代表每幀的抽樣數(shù)用來確定抽樣點(diǎn)的多少。Frame-based outputs 選通器模塊的運(yùn)行和仿真，對參數(shù)進(jìn)行記錄以及對參數(shù)數(shù)據(jù)分析，參數(shù)的意義。3.4卷積編碼器 VDHL仿真波形分析仿真前設(shè)置輸入信號序列為 datain=“1111”,速率為 32bit/s，對應(yīng)的時鐘為 31.24us。其結(jié)果證明，卷積編碼輸出dataout=“111110100

6、10000000001”所對應(yīng)的速率為 64bit/s,與理論分析結(jié)果一致。4線性分組碼的 FPGA實(shí)現(xiàn)4.1線性分組碼的基本概念和原理以 k個碼元分成一個信息組的信息序列成為分組碼。將信息組遵照一定的規(guī)律形成 r n=k+r有 2k個信息組，不同信息組編碼器將輸出不同碼字，2k個信息組擁有 2k個不同的碼字。長度為n的 2kn,k）分組碼，K表示信息位的數(shù)目，N表示碼長，r=k/n成為分組碼的碼率，這個參數(shù)是非常重要的。將信息員所提供的二元信息序列分成等長的不同的信息組，若信息位長為 k,信息組則可能有 2k個取值。編碼器則按照一定的規(guī)律，將輸入的信息序列進(jìn)行編制，編制成長度為 n k個校驗(yàn)

7、元與之前的 k個信息源之間呈線性關(guān)系，那么該碼為線性分組碼。4.2 線性碼進(jìn)行差錯控制的仿真運(yùn)用 EDA 便對系統(tǒng)的性能進(jìn)行優(yōu)化。4.3 線性分組碼的誤碼率分析與參數(shù)之間進(jìn)行比較，找出最優(yōu)。4.4 線性分組碼編碼的仿真結(jié)果記錄仿真結(jié)果，書寫結(jié)果報告，解析仿真波形分析，畫出波形對波形進(jìn)行分析。5 結(jié)束語 EDA 技術(shù)的滲透，以及 VHDL 語言軟件的運(yùn)用還是有許多不足。基于 VDHL 語言、應(yīng)用 FPFA開發(fā)的差錯編碼控制技術(shù)有效地解決了現(xiàn)代通信問題中的傳輸錯誤以及傳輸錯誤中的糾正，信號傳輸?shù)母咝缘靡员ＷC。 EDA 字通信系統(tǒng)數(shù)據(jù)糾錯的良好渠道，確保信息的可靠性，完成信號的有效傳輸。致于的畢業(yè)不會那么困惑。參考文獻(xiàn)1潘松