2014微機(jī)原理講課第11章-總線技術(shù)

1、第11章 總線技術(shù) 第一節(jié) 概述總線的功能 總線是一種數(shù)據(jù)通道，由系統(tǒng)中各部件所共享，是在部件與部件之間、設(shè)備與設(shè)備之間傳送信息的一組公用信號線?？偩€的特點(diǎn)在于其公用性，即它可以同時掛接多個部件或設(shè)備。 總線使用具有共享性和分時性，即在發(fā)送端同一個時刻只能有一個部件控制總線權(quán), 向總線上發(fā)送數(shù)據(jù)，在接收端同一時刻可有多個部件選擇性地接收數(shù)據(jù)。 總線不僅是一組信息線，還包括相關(guān)的總線協(xié)議。總線協(xié)議一般包括信號線的定義、數(shù)據(jù)格式、時序關(guān)系、信號電平和控制邏輯，此外還規(guī)定了總線的使用方法。總線的分類1. 片內(nèi)總線 是指微處理器等集成電路芯片內(nèi)的內(nèi)部總線，用來連接芯片內(nèi)的各功能部件，提供數(shù)據(jù)通路。2.

2、 局部總線 隨著高速外設(shè)的增加（如圖形、視頻、網(wǎng)絡(luò)接口等），使總線的負(fù)擔(dān)加重，數(shù)據(jù)傳輸延時增加，因而造成總線的傳輸能力下降。盡管CPU有足夠的數(shù)據(jù)處理能力，但因總線不能滿足高速傳輸?shù)囊蠖斐蓴?shù)據(jù)傳輸?shù)摹捌款i效應(yīng)”。為了解決這個矛盾，在微處理器和高速外設(shè)之間增加了一條直接的數(shù)據(jù)通道，稱為局部總線。當(dāng)前局部總線主要指PCI總線。3. 系統(tǒng)總線 系統(tǒng)總線又稱為內(nèi)總線，主要用于在微處理機(jī)內(nèi)部各部件（插板）之間進(jìn)行連接和傳輸信息的一組信號線。4.通信總線 通信總線又稱為外總線。它用于微處理機(jī)系統(tǒng)與系統(tǒng)之間、微處理機(jī)系統(tǒng)與外部設(shè)備，如打印機(jī)、繪圖儀等之間的通信通道。根據(jù)不同的應(yīng)用場合，可采用并行或串行的

3、通信方式。數(shù)據(jù)傳輸速率一般比內(nèi)總線低。不同的應(yīng)用場合有不同的總線標(biāo)準(zhǔn)?？偩€的組成 1.地址總線 地址總線用于傳送地址信息。CPU、DMA控制等主控模塊通過地址總線向存儲器、I/O接口等發(fā)送需訪問的單元的地址，因此地址總線一般都是單向的。地址總線的位數(shù)一般為16位、20位、24位、32位或64位，稱為地址總線的寬度。顯然，地址總線的寬度決定了計(jì)算機(jī)系統(tǒng)能夠使用的最大存儲器的容量。例如，PC總線只有20位地址總線，可尋址1M存儲空間；而PCI總線有32位地址總線，其尋址空間達(dá)到4G。2.數(shù)據(jù)總線 數(shù)據(jù)總線用于傳送數(shù)據(jù)信息，一般在各部件之間雙向傳送。通常，數(shù)據(jù)總線是由8根、16根、32根或64根數(shù)據(jù)

4、線組成，這些數(shù)據(jù)線的根數(shù)稱為數(shù)據(jù)總線的寬度。由于每一根數(shù)據(jù)總線每一次只能傳送一位二進(jìn)制數(shù)，故數(shù)據(jù)總線的根數(shù)越多，每一時刻能同時傳送的二進(jìn)制位數(shù)就越多，傳輸效率就越高。例如，PC總線有8根數(shù)據(jù)總線，ISA總線有16根數(shù)據(jù)總線，PCI總線有32根數(shù)據(jù)總線等。3.控制總線 用于傳送各種控制信號或狀態(tài)信號，其作用就是在計(jì)算機(jī)系統(tǒng)各部件之間發(fā)送操作命令和定時信息。常見的控制信號可分為以下幾類：（1）時序信號：如時鐘、同步定時、異步應(yīng)答等；（2）數(shù)據(jù)傳送控制信號：如存儲器讀/寫信號、I/O讀/寫信號、地址有效信號等；（3）請求與響應(yīng)信號：如中斷請求與應(yīng)答信號、總線請求與應(yīng)答信號等；（4）其他控制信號：如復(fù)

5、位信號、狀態(tài)信號、刷新信號等。總線的操作過程總線完成一次數(shù)據(jù)傳輸周期，一般分為4個階段。（1）申請階段：當(dāng)總線上有多個主控模塊時，需要使用總線的主控模塊提出申請，由總線仲裁機(jī)構(gòu)確定總線的使用權(quán)。若總線上只有一個主控模塊，則無需此階段。（2）尋址階段：取得總線使用權(quán)的主控模塊，通過總線發(fā)出本次要訪問的從屬模塊的地址及有關(guān)命令，以啟動參與傳輸?shù)膹膶倌K。（3）傳輸階段：主控模塊與從屬模塊進(jìn)行數(shù)據(jù)傳輸。（4）結(jié)束階段：主控模塊的有關(guān)信息從總線上撤出，出讓總線，交出總線的使用權(quán)?？偩€的性能參數(shù) （1）總線時鐘頻率 總線的工作頻率，以MHz表示，它是影響總線傳輸速率的重要因素之一。（2）總線寬度 總線上

6、數(shù)據(jù)線的根數(shù)，用位（bit）表示，即一個總線周期可傳送的二進(jìn)制的位數(shù)，如總線寬度為8位、16位、32位和64位。（3）總線傳輸率 系統(tǒng)在給定工作方式下所能達(dá)到的數(shù)據(jù)傳輸率，用MB/s表示，即每秒多少兆字節(jié)。（4）總線頻寬 總線本身所能達(dá)到的最高傳輸率，又稱為標(biāo)準(zhǔn)傳輸率或最大傳輸率。例如某總線時鐘頻率為8MHz，總線寬度為8位，則總線頻寬為：8M(8bit8)=8MB/s（5）同步方式 總線傳輸有同步和異步之分。在同步方式下，總線上主模塊和從模塊進(jìn)行一次傳輸所需的時間（即傳輸速率或傳輸周期）是固定的，并嚴(yán)格按照系統(tǒng)時鐘來統(tǒng)一定時；在異步方式下，采用應(yīng)答式傳輸技術(shù)，傳輸時從模塊自行調(diào)整響應(yīng)時間，即

7、傳輸周期是可以改變的?？偩€的層次結(jié)構(gòu) 層次化總線結(jié)構(gòu)主要分三個層次：微處理器總線、局部總線（以PCI總線為主）、系統(tǒng)總線（如ISA總線）。微處理器總線分布在主板上微處理器芯片周圍，為微處理器與各功能部件傳輸信息提供高速通道；局部總線（PCI）和系統(tǒng)總線（ISA）均是作為I/O設(shè)備接口與系統(tǒng)互連的擴(kuò)展總線。由于PCI總線離微處理器較近，習(xí)慣稱之為“局部總線”，ISA總線與微處理器之間隔著PCI總線，習(xí)慣稱之為“系統(tǒng)總線”。實(shí)際上，PCI總線是為了適應(yīng)高速I/O設(shè)備的需求而產(chǎn)生出來的一個總線層次，而ISA總線是為了延續(xù)老的、低速I/O設(shè)備接口卡的壽命而保留的一個總線層次。 Pentium II計(jì)算

8、機(jī)體系結(jié)構(gòu) Pentium 4計(jì)算機(jī)體系結(jié)構(gòu) 第二節(jié) ISA工業(yè)標(biāo)準(zhǔn)總線 ISA（Industry Standard Architecture，工業(yè)標(biāo)準(zhǔn)體系結(jié)構(gòu)）總線也稱AT總線，是由Intel公司、IEEE和EISA集團(tuán)聯(lián)合開發(fā)的與IBM-PC/AT原裝機(jī)總線意義相近的系統(tǒng)總線。1984年IBM公司推出了286（AT機(jī)）時，將原來的8位的ISA總線擴(kuò)展為16位的ISA總線，它保留原來8位ISA總線的62個引腳信號（A1A31，B1B31），以便原先的8位ISA總線的擴(kuò)展卡可以插在AT機(jī)的插槽上。同時增加了一個延伸的36個引腳的插槽（C1C18，D1D18），使得數(shù)據(jù)總線擴(kuò)展為16位，地址總線

9、擴(kuò)展為24位。ISA總線的主要特點(diǎn) （1）支持1K字節(jié)的I/O地址空間（0000H03FFH），16M字節(jié)的存儲器地址空間，8位或16位數(shù)據(jù)寬度，15級硬件中斷，7級DMA通道等。（2）是一種多主控總線，除主CPU外，DMA控制器、DRAM刷新控制器和代處理器的智能接口控制卡都可以成為ISA總線的主控設(shè)備。這一特性是通過總線中的信號來實(shí)現(xiàn)的。（3）可支持8種類型的總線周期，分別是：8位或16位存儲器讀周期；8位或16位存儲器寫周期；8位或16位的I/O讀周期；8位或16位的I/O寫周期；中斷請求和中斷響應(yīng)周期；DMA周期；存儲器刷新周期；總線仲裁周期。ISA總線信號 （1）地址線SA0SA19

10、（System Address）：系統(tǒng)地址總線，輸入/輸出 用于訪問連接在系統(tǒng)總線上的存儲器或I/O設(shè)備。這20根地址線在存儲器和I/O的系統(tǒng)總線讀寫周期內(nèi)是由微處理器驅(qū)動的，但在DMA周期中則是由DMA控制部件驅(qū)動。在訪問存儲器時，20根地址線可在1MB范圍內(nèi)尋址，但在訪問I/O端口時，只有SA0SA9有效，即I/O端口的地址空間為1KB。LA17LA23（Latchable Address）：未鎖存（可鎖存）的地址線，輸入/輸出 這組信號與SA0SA19組合在一起尋址24位的內(nèi)存地址（16MB）。其中，LA17LA19和SA17SA19重復(fù)，這是為了保持62腳插槽與XT總線的兼容。但與系統(tǒng)

11、地址總線SA0SA19（鎖存地址）不同的是，LA17LA23在系統(tǒng)板上并未鎖存，只有在BALE為高電平時這組地址線才有效，譯碼器應(yīng)利用BALE的下降沿鎖存地址。（2）數(shù)據(jù)線SD0SD7，SD8SD15（System Data）：16根系統(tǒng)數(shù)據(jù)線，雙向其中，SD0SD7為低8位數(shù)據(jù)，SD8SD15為高8位數(shù)據(jù)。（3）控制線AEN（Address Enable）：地址允許，輸出它由DMA邏輯發(fā)出，高電平指明當(dāng)前正處在DMA周期中。低電平表示非DMA周期。此信號用來在DMA期間禁止I/O端口譯碼。BALE（Buffered Address Latch Enable）：緩沖的地址鎖存允許，輸出由總線控

12、制器8288提供該信號，作為CPU地址的有效標(biāo)志，可以開始一個總線周期。該信號下降沿用來鎖存局部地址/數(shù)據(jù)總線的地址信息。BALE信號對于微處理器啟動的總線周期是一個很好的同步點(diǎn)，因?yàn)樗『瞄_始于一個總線周期的始端。 （I/O Read）：I/O讀，輸入/輸出 該信號是系統(tǒng)板上的總線控制器、擴(kuò)展卡上的其他CPU或總線上的DMA控制器送出的信號，低電平有效，用來把選中的I/O設(shè)備的數(shù)據(jù)送到數(shù)據(jù)總線上。在CPU啟動的I/O讀周期，I/O設(shè)備通過地址總線選擇；在DMA周期，I/O設(shè)備由DACK選擇。 （I/O Write）：I/O寫，輸入/輸出 與 類似，用來把數(shù)據(jù)總線上的數(shù)據(jù)寫入被選中的I/O端口

13、。 和 （System Memory Read And System Memory Write）：系統(tǒng)存儲器讀/寫，輸出低電平有效，用于對SA0SA19這20位地址尋址的1MB內(nèi)存的讀/寫操作。 和 （Memory Read And System Memory Write）：存儲器讀/寫，輸出低電平有效，用于對24位地址線全部存儲空間的讀/寫操作。 和 ：16位內(nèi)存片選和16位I/O片選，輸入 當(dāng)總線主控設(shè)備尋址16位從設(shè)備時，由從設(shè)備產(chǎn)生該信號通知系統(tǒng)板當(dāng)前這次傳輸是一次插入一個等待周期的16位內(nèi)存或I/O周期。驅(qū)動電路應(yīng)采用能吸收20mA電流的集電極開路門或三態(tài)門。SBHE（System

14、Bus High Enable）：系統(tǒng)總線高位有效，輸入/輸出 該信號有效時表示總線上的SD8SD15上傳送的是高位字節(jié)的數(shù)據(jù)。這或者是一次在SD0SD15上的16位數(shù)據(jù)的傳送，或者是一次在SD8SD15上的8位數(shù)據(jù)的傳送。IRQ3IRQ7、IRQ9IRQ12 、IRQ14IRQ15（Interrupt Request）：中斷請求信號，輸入 高電平有效，用于I/O設(shè)備向CPU發(fā)送中斷請求信號。它們的優(yōu)先級的順序是：（最高）9、10、11、12、14、15、3、4、5、6、7（最低）。DRQ0DRQ3和DRQ5DRQ7（DMA Request）：DMA請求信號，輸入 該信號是I/O通道上的設(shè)備要

15、求DMA服務(wù)的異步通道請求信號，DRQ0DRQ3用于8位數(shù)據(jù)傳輸，DRQ5DRQ7用于16位數(shù)據(jù)傳輸。在相應(yīng)的DACK線變?yōu)橛行е?，DRQ線必須保持高電平。它們的優(yōu)先級的順序是：（最高）0、1、2、3、5、6、7（最低）。(11) 和 （DMA Acknowledge）：DMA響應(yīng)信號，輸出 低電平有效，有效時，表示DMA請求被接受，DMA控制器占用總線，進(jìn)入DMA周期。(12)T/C（Terminal Count）：計(jì)數(shù)終止，輸出 該信號是一個正脈沖，由DMA控制器送出，表明DMA傳送的數(shù)據(jù)已達(dá)到其程序預(yù)置的字節(jié)數(shù)，用來結(jié)束一次DMA數(shù)據(jù)塊的傳送。(13) ： 總線主控信號，輸入 在總線上

16、的主控設(shè)備希望占用總線時，首先使用一根DRQ信號請求線，當(dāng)收到相應(yīng)的 時，它使 有效并保持對總線的控制（控制地址、數(shù)據(jù)、控制總線）?？偩€主控設(shè)備不應(yīng)保持總線超過15us，以免應(yīng)無法進(jìn)行系統(tǒng)動態(tài)存儲器刷新操作而丟失信息。(14) （I/O Channel Check）：I/O通道檢查，輸入 低電平有效，用于報(bào)告總線上連接的存儲器或I/O設(shè)備的故障（例如奇偶校驗(yàn)錯誤）。當(dāng)該信號被置為低電平時，將向CPU發(fā)出一個不可屏蔽的中斷請求。(15)I/O CHRDY（I/O Channel Ready）：I/O通道就緒，輸入 該信號用來擴(kuò)展總線周期的長度，使得低速I/O設(shè)備或低速存儲器可以連接到系統(tǒng)總線上。

17、當(dāng)?shù)退僭O(shè)備在被選中，且收到讀或?qū)懨顣r將此信號線電平拉低，表示未就緒，以便在總線周期中加入等待周期Tw，但最多不能超過10個時鐘周期。（4）時鐘與定時信號線OSC：振蕩器輸出 該信號頻率為14.31818MHz，振蕩周期為70ns，占空比為1:1。這是總線上頻率最高的信號，所有其他的定時信號都是由這個信號產(chǎn)生的。CLK：時鐘信號，輸出 由OSC信號的三分頻而獲得，在XT總線上的頻率為4.77MHz。在AT機(jī)中頻率改為6MHz，占空比為50%。在ISA標(biāo)準(zhǔn)中更名為SYSCLK，頻率不固定，同步于處理器時鐘。RESETDRV：復(fù)位驅(qū)動，輸出 系統(tǒng)復(fù)位信號，高電平有效。此信號在系統(tǒng)電源接通時為高電平

18、，當(dāng)所有電平都達(dá)到規(guī)定后變低，即上電復(fù)位時有效。用此信號來復(fù)位和初始化接口和I/O設(shè)備。 （Zero Wait State）：零等待，輸入 該信號為低電平時，無需插入等待周期。另外，ISA總線上還有5V，12V電源信號和地線信號等。第三節(jié) PCI局部總線PCI總線是一種即插即用的總線標(biāo)準(zhǔn)，支持全面的自動配置，最大允許64位并行數(shù)據(jù)傳送，采用地址/數(shù)據(jù)總線復(fù)用方式，最高總線時鐘可達(dá)66MHz，支持多總線結(jié)構(gòu)和線性突發(fā)傳輸，最高峰值傳輸速度可達(dá)528MB/s。PCI總線通過橋接技術(shù)保持與傳統(tǒng)總線如ISA、EISA、VESA、MCA等標(biāo)準(zhǔn)的兼容性，使高性能的PCI總線與已大量使用的傳統(tǒng)總線技術(shù)特別是

19、ISA總線并存。PCI總線技術(shù)的出現(xiàn)是為了解決由于微機(jī)總線的低速度和微處理器的高速度而造成的數(shù)據(jù)傳輸瓶頸問題，它能夠支持多個外圍設(shè)備，并有嚴(yán)格的規(guī)范保證高度的可靠性和兼容性。PCI總線的特點(diǎn)1.高性能（1）高總線頻寬 PCI總線的時鐘頻率為33MHz，最高可達(dá)到66MHz，與CPU的時鐘頻率無關(guān)?？偩€寬度為32位，并可以擴(kuò)展到64位。（2）支持線性突發(fā)讀寫方式 每次傳送開始時，總線主控設(shè)備會通過地址總線傳送本次突發(fā)的開始地址，并進(jìn) 行一次數(shù)據(jù)讀寫。然后每次由被訪問的存儲器或外設(shè)自動地將地址加1而不需要傳送下一個地址，便可讀出或?qū)懭霐?shù)據(jù)流內(nèi)的下一個數(shù)據(jù)。（3）支持并發(fā)工作 PCI總線上的外圍設(shè)備

20、可以與CPU并發(fā)工作。一般設(shè)計(jì)良好的PCI控制器具有多級緩沖，例如CPU向PCI總線上的設(shè)備執(zhí)行寫操作時，只需將一批數(shù)據(jù)快速寫入緩沖器即可，數(shù)據(jù)從緩沖器傳送到PCI外圍設(shè)備的過程可以完全在PCI控制器的控制下自動執(zhí)行而無需CPU的任何干預(yù)，此時CPU可以去執(zhí)行其他操作。這種并發(fā)工作提高了整體性能。（4）支持總線主控技術(shù) 允許智能設(shè)備在需要時取得總線的控制權(quán)，以加速數(shù)據(jù)的傳輸。2.PCI總線獨(dú)立于處理器 PCI總線是一種不依附于某個具體處理器的局部總線。PCI總線的結(jié)構(gòu)與處理器的結(jié)構(gòu)無關(guān)，它采用獨(dú)特的中間緩沖器設(shè)計(jì)，把處理器子系統(tǒng)和外圍設(shè)備分開。一般情況下，在處理器總線上增掛更多的設(shè)備或部件，將

21、使系統(tǒng)性能和可靠性降低。而通過緩沖器的設(shè)計(jì)，用戶可以隨意增設(shè)多種外圍設(shè)備擴(kuò)展系統(tǒng)，而不必?fù)?dān)心在不同時鐘頻率下會導(dǎo)致性能下降。3.兼容性好 由于在CPU與PCI總線之間插入了PCI橋路這一中介層，使得PCI總線不與CPU直接相連。4.高效益，低成本（1）高集成度 通過將大量的功能系統(tǒng)（如存儲器控制器、總線控制器等）集成在PCI芯片內(nèi)部，可以減少部件間相互連接的邏輯電路，減少電路板空間并降低成本，同時也提高了可靠性。（2）管腳多路復(fù)用 地址線和數(shù)據(jù)線以及許多控制線共用管腳，減少了管腳的個數(shù)（主設(shè)備49個信號，從設(shè)備47個信號）以及PCI部件的封裝尺寸。 5.即插即用 PCI總線標(biāo)準(zhǔn)為PCI接口提供

22、了一套完整的自動配置功能，使PCI接口所需要的各種硬件資源如中斷、內(nèi)存、I/O地址等通過即插即用的BIOS在系統(tǒng)啟動時進(jìn)行自動配置，達(dá)到對計(jì)算機(jī)資源的優(yōu)化使用和合理配置，從而使PCI接口達(dá)到真正的即插即用的目的，使接口的設(shè)計(jì)和應(yīng)用更加簡易。6.預(yù)留了發(fā)展空間（1）5V和3.3V兼容（2）支持32位到64位擴(kuò)展（3）運(yùn)行頻率可擴(kuò)展到66MHzPCI總線信號 完整的PCI標(biāo)準(zhǔn)總共定義了100條信號線。對PCI總線的全部信號線，通常分為必備的和可選的兩大類。必備的信號線是一個32位PCI接口所必不可少的，并且通過這些信號線可實(shí)現(xiàn)完整的PCI接口功能，如信息傳輸、接口控制、總線仲裁等。如果作為目標(biāo)設(shè)備

23、，必備的信號線為47條，若作為主控設(shè)備，則為48條?？蛇x的信號線為高性能PCI接口進(jìn)行功能和性能方面的擴(kuò)展時使用，如64位地址/數(shù)據(jù)、中斷、66MHz主頻等信號線。1. 系統(tǒng)信號（1）CLK，IN：總線時鐘輸入信號 它為所有PCI傳輸提供時鐘基準(zhǔn)，對所有PCI設(shè)備均為輸入信號。大多數(shù)PCI信號均在時鐘的上升沿有效。時鐘的最高頻率為33MHz，最低為直流0Hz。對66MHzPCI總線時鐘信號最高頻率為66MHz。（2） ，IN：復(fù)位輸入信號 該信號有效使PCI的特殊寄存器、定序器和信號線恢復(fù)初始狀態(tài)。2.數(shù)據(jù)地址線（1）AD0AD31，T/S：雙向三態(tài)地址/數(shù)據(jù)復(fù)用線 在地址階段是32位地址；在

24、數(shù)據(jù)階段是數(shù)據(jù)，數(shù)據(jù)寬度可變，可以是8位、16位或32位。對于I/O操作，AD0AD31是一個字節(jié)地址，即32位地址；若是存儲器操作和配置寄存器操作，由于數(shù)據(jù)為雙字（4字節(jié)，32位），地址為高30位，故AD0、AD1無用。（2） （Command/Byte Enable），T/S：總線命令和字節(jié)有效的復(fù)用線 在地址階段，表示總線命令，用編碼的方式表示16種總線命令，說明總線傳輸?shù)念愋?；在?shù)據(jù)階段，它們確定各字節(jié)是否有效，決定32位數(shù)據(jù)線上哪一個字節(jié)通道用于傳輸數(shù)據(jù)。（3）PAR（Parity），T/S：奇偶校驗(yàn)線 它作為AD0AD31和 的校驗(yàn)線。在地址階段和寫數(shù)據(jù)階段由主設(shè)備驅(qū)動，在讀數(shù)據(jù)階

25、段由從設(shè)備驅(qū)動。PCI總線上的設(shè)備可以分為主控設(shè)備和從控設(shè)備，任何一個總線周期都是由主控設(shè)備發(fā)起的。通常總線控制器就是總線主控設(shè)備，但PCI總線上的插卡和其他設(shè)備也可以作為主控設(shè)備。3.傳輸控制線（1） ，S/T/S：幀同步信號 由當(dāng)前主控設(shè)備驅(qū)動，表示一次數(shù)據(jù)幀訪問的開始和持續(xù)時間。 有效預(yù)示著總線傳輸?shù)拈_始， 開始后的第一個時鐘周期為地址階段，之后為數(shù)據(jù)階段。在 有效期間，意味著數(shù)據(jù)傳輸繼續(xù)進(jìn)行，直至 失效后還有最后一個數(shù)據(jù)周期。（2） （Initiator Ready），S/T/S：總線主控設(shè)備就緒 該信號有效表示發(fā)起本次傳輸?shù)闹骺卦O(shè)備已準(zhǔn)備好，否則即為等待周期。在寫周期，該信號有效表示

26、數(shù)據(jù)已在AD0AD31中且穩(wěn)定有效；在讀周期，該信號有效表示主控設(shè)備已作好接收數(shù)據(jù)的準(zhǔn)備。（3） （Target Ready），S/T/S：總線從設(shè)備就緒 在讀周期中，該信號有效表示從設(shè)備已將有效數(shù)據(jù)提交到AD0AD31中；在寫周期，該信號有效表示從設(shè)備已做好接收數(shù)據(jù)的準(zhǔn)備。當(dāng)和中任何一個無效時，都為等待周期。 （4） ，S/T/S：停止信號 由從設(shè)備插入，要求主控設(shè)備停止當(dāng)前的傳輸周期。（5）IDSEL（Initialization Device Select），IN：初始化設(shè)備選擇 在參數(shù)配置讀/寫傳輸期間，用作片選信號。（6） （Device Select），S/T/S：設(shè)備選擇線 該信

27、號由從設(shè)備在識別出地址時發(fā)出。該信號有效時，表示總線上有某處的某一設(shè)備已被選中，并作為當(dāng)前訪問的從設(shè)備。（7） ，S/T/S：總線鎖定信號 該信號有效表示驅(qū)動它的設(shè)備所進(jìn)行的操作可能需要多個傳輸周期（中間不能停頓）才能完成操作，使用該信號進(jìn)行獨(dú)占性訪問。例如，某一設(shè)備帶有自己的存儲器，那么它必須能進(jìn)行鎖定，以便實(shí)現(xiàn)對該存儲器的完全獨(dú)占性訪問。4.仲裁信號線（1） （Request），S/T/S：向總線仲裁器發(fā)出的總線請求信號 該信號有效表示驅(qū)動它的設(shè)備要求使用總線。它是一個點(diǎn)到點(diǎn)的信號線，任何主設(shè)備都有其 信號（各個插槽上的該信號并不互相連接）。（2） （Grant），S/T/S：總線仲裁器給出的總線確認(rèn)信號 該信號有效表示申請占用總線的設(shè)備的請求已獲得批準(zhǔn)。這也是一個點(diǎn)到點(diǎn)的信號線，任何主設(shè)備都有其 信號。5.出錯報(bào)告信號線（1） （Parity Error），S/T/S：奇偶校驗(yàn)錯誤