北郵數(shù)電實驗分析報告-信息

1、北郵數(shù)電實驗報告-信息數(shù)字電路與邏輯設計實驗1. 實驗內(nèi)容：QuartusII原理圖輸入法設計與實現(xiàn)。2. 實驗目的：（1） 熟悉用 QuartusII原理圖輸入法進行電路設計和仿真。（2） 掌握 QuartusII圖形模塊單元的生成與調(diào)用。（3） 熟悉實驗板的使用。3. 實驗任務要求：（1） 用邏輯門設計實現(xiàn)一個半加器，仿真驗證其功能，并生成新的半加器圖像模塊。（2） 用實驗內(nèi)容 1 中生成的半加器模塊和邏輯門設計實現(xiàn)一個全加器，仿真驗證其功能，并下載到實驗板上測試。要求用撥碼開關設定輸入信號，發(fā)光二極管顯示輸出信號。F=(/ )(/ )(/ )+(/ ) (/ )+ (/ )(/ )+ ，

2、仿真驗證其功能，并下載到實驗板測試。要求用撥碼開關設定輸入信號，發(fā)光二極管顯示輸出信號。cout = （ainbin）cin + ain*bin。00101010010111010001101101101011111仿真波形對比真值表，可以看出波形圖與理論值完全符合。USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY basizhuanyu3 ISBEGINPROCESS(A)WHEN0000= B B B B B B B B B B B B B B B B B B B B B B=ZZZZZZZ;END CAS

3、E;END PROCESS;END shuma;1. 實驗內(nèi)容：用 VHDL 設計與實現(xiàn)時序邏輯電路。2. 實驗目的：（1） 熟悉用 VHDL語言設計時序邏輯電路的方法。（2） 熟悉用 QuartusII文本輸入法進行電路設計。3. 實驗任務要求：（1） 用 VHDL語言設計實現(xiàn)一個分頻系數(shù)為 1250%的分頻器。要求在 QuartusII平臺上設計程序并仿真驗證設計。（2） 用 VHDL語言設計實現(xiàn)一個帶異步復位的 8421 真驗證其功能，并下載到實驗板測試。要求用按鍵設定輸入信號，發(fā)光二極管顯示輸出信號。1. 整個電路輸入端：時鐘信號 ，復位鍵 CLR。（1） 8421 十進制計數(shù)器：LI

4、BRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ZY8421shijinzhi ISARCHITECTURE behave OF ZY8421shijinzhi ISSIGNAL Q_temp:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(CLK2,CLR2)BEGINIF CLR2 = 1 THEN Q_temp =0000;ELSIF CLK2EVENT AND CLK2 = 1 THENIF Q_temp = 1001 THEN Q_temp

5、=0000;ELSE Q_temp =Q_temp+1;END IF;END PROCESS;Q b b b b b b b b b b b b=0000000; 錯。1. 實驗內(nèi)容：用 VHDL 設計與實現(xiàn)相關電路。2. 實驗目的：（1） 掌握 VHDL語言的語法規(guī)范，掌握時序電路描述方法。（2） 掌握多個數(shù)碼管動態(tài)掃描顯示的原理及設計方法。3. 實驗任務要求：（1） 用 VHDL 語言設計并實現(xiàn)六個數(shù)碼管串行掃描電路，要求同時顯示“班號班內(nèi)序號”這 6 個數(shù)字圖形到 6 個數(shù)碼管，仿真驗證其功能，并下載到實驗板測試。（2） 用 VHDL 語言設計并實現(xiàn)六個數(shù)碼管滾動顯示電路。循環(huán)左滾動，始

6、終點亮 6 124-1724-1714-1712-17124，17124-，7124-1，124-17。二、 模塊端口說明及連接圖1. 輸入端：clk 時鐘信號2. 輸出端：partout0,1,2,3,4,5,6，分別對應7 段數(shù)碼管；catout0,1,2,3,4,5：分別對應 6 個數(shù)碼管譯碼器三、VHDL 代碼（1） 同時顯示“班號班內(nèi)序號”這六個數(shù)字圖形到 6 個數(shù)碼管LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;PORT ( clk : IN STD_LOGIC;partout :

7、OUT STD_LOGIC_VECTOR(6 DOWNTO 0);catout : OUT STD_LOGIC_VECTOR(5 DOWNTO 0) );END ZY12417;P1:PROCESS(clk)BEGINP2:PROCESS(tempclk)BEGINIF(tempclkEVENT AND tempclk=1)THENCASE cat ISEND PROCESS P2;catout=cat;partout=part;END A;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY gundongxia

8、nshi ISARCHITECTURE a OF gundongxianshi ISSIGNALSIGNALSIGNALSIGNALSIGNALIF clear=0 THEN tmp=0;ELSIF clkEVENT AND clk=1 THENIF clkEVENT AND clk=1 THENIF tmp1000 THENclk1=0;ELSE clk1=1;END IF;END IF;IF(clkEVENT AND clk=1) THENIF(clk1EVENT AND clk1=1) THENIF(cnt1=11) THEN cnt1=0;ELSE cnt1=cnt1+1;END IF;IF(clear=0)THEN catcatcatcatcatcatcatcatpartpartpartpartpartp