32階FIR濾波器的FPGA實(shí)現(xiàn)

32階FIR濾波器的FPGA實(shí)現(xiàn)隨著軟件無線電的發(fā)展。對(duì)于濾波器的處理速度要求越來越高。傳統(tǒng)的fir濾波器一般采用通用DSP處理器，但是DSP處理器采用的是串行運(yùn)算，而FPGA是現(xiàn)場(chǎng)可編程陣列，可以實(shí)現(xiàn)專用集成電路，另外還可以采用純并行結(jié)構(gòu)及考慮流水線結(jié)構(gòu)，因此在處理速度上可以明顯高于DSP處理器。本文采用并行分布式算法在FPGA上設(shè)計(jì)并實(shí)現(xiàn)了高速處理的32階FIR低通濾波器，在此過程中利用Matlab的數(shù)值計(jì)算與分析功能來提高設(shè)計(jì)效率。1FlR低通濾波器的窗函數(shù)實(shí)現(xiàn)理想的濾波器頻率響應(yīng)中傅里葉反變換ha(n)一定是無限長(zhǎng)的序列，而且是非因果的，而實(shí)際要設(shè)計(jì)的濾波器h(n)是有限長(zhǎng)的，因此要用有限長(zhǎng)來逼近無限長(zhǎng)的，其方法就是用一個(gè)有限長(zhǎng)度的窗口函數(shù)序列3(n)來截取，即：h(n)= (1)常見的窗函數(shù)有矩形窗、巴特利特窗、漢寧窗、哈明窗、布萊克曼窗、凱澤窗。其中，凱澤窗提供了可變的過渡帶寬。本文采用凱澤窗對(duì)FIR濾波器進(jìn)行設(shè)計(jì)，其窗函數(shù)表達(dá)式為：I0[?]為第一類變形零階貝賽爾函數(shù)，形狀參數(shù)P為依賴于濾波器階數(shù)M的參數(shù)，用來調(diào)整主瓣寬度與旁瓣衰減，選擇M可產(chǎn)生各種過渡帶寬和接近最優(yōu)的阻帶衰減。給定通帶截止頻率3P，阻帶起始頻率3S，阻帶衰減As,凱澤窗設(shè)計(jì)中有經(jīng)典公式可供使用，如下：過渡帶寬：△切=a)s一緯 (3)濾波器階數(shù)：(4)假設(shè)低通數(shù)字濾波器設(shè)計(jì)指標(biāo)如下：ct>p=0.2tv； =0.4k；As=50dB采用上面介紹的凱澤窗，利用Matlab編程計(jì)算得到32階FIR低通濾波器參數(shù)如下:h(0)=h(31)=0.0010h(l)=h(30)=0.0019h(2)=0(29)=0.0005h(3)=/i(28)=-0.0038/i(4)=A(27)=—0.0076A(5)=A(26)=-0.0049龍(6)=龍(25)=0.0067A(7)=/i(24)=0.0193龍(8)=/i(23)=0.0183h(9)=A(22)=-0.0053A(10)=九(21)=-0.0398龍(11)=龍(20)=-0.0531A(12)=A(19)=—0.0128龍(13)=九(18)=0.0854A(14)=A(17)=0.2057A(15)=龍(16)=0.288432階FIR低通濾波器幅頻特性圖如圖1所示。

圖1低通FIR濾波器的幅頻特性上述求得的系數(shù)是浮點(diǎn)型的，而在FPGA設(shè)計(jì)中使用的數(shù)據(jù)是定點(diǎn)型的，所以在設(shè)計(jì)濾波器之前要將系數(shù)轉(zhuǎn)化為定點(diǎn)型，即系數(shù)的量化。在本文中采用數(shù)字信號(hào)處瑁DSP)技術(shù)中的圖1低通FIR濾波器的幅頻特性上述求得的系數(shù)是浮點(diǎn)型的，而在FPGA設(shè)計(jì)中使用的數(shù)據(jù)是定點(diǎn)型的，所以在設(shè)來量化，得到的整數(shù)系數(shù)結(jié)果如下:h(0)=h(31)=2h(2)=h(29)=1h(4)=h(27)=—16h(6)=h(25)=14h(8)=h(23)=37h(10)=h(21)=—81h(12)=h(19)=—26h(14)=h(17)=421h(l)=h(30)=4h(l)=h(30)=4h(3)=h(28)=—8h(5)=h(26)=—10h(7)=h(24)=40h(9)=h(22)=—11h(ll)=h(20)=—109h(13)=h(18)=175h(15)=h(16)=59132階FIR濾波器的差分方程表達(dá)式為：31j/(72)=〉^工3Tn)h(nt) (7)m=0式中：x(n)為輸入；y(n)為輸出；h(n)為濾波器系數(shù)。設(shè)x(n)用二進(jìn)制可表示為：e(n)=Xq(n)+21 (n)+22x2(n)+???+21Gj：io(n)—211 (?2) (8)其中，最高位為符號(hào)位。則式(7)可寫為:TOC\o"1-5"\h\z乂31）=A（0）^（31）+A（l）j：（30）H FA（30）x（l）+/i（31處（0）=。（0）［及（31）+2】羽（31）H F2】、2（31）—2i/i］（31）］+4（1）［攻（30）+2】或（30）4 |-2】°初（30）—2】】勾1（30）］ F龍（31）［互（0）+2】二JO）H F2'°工2（。）一2"心1（0）］ （9）轉(zhuǎn)換得到：jy（31）=［先（0）血（31）+龍（1）jc。（30）+,,,+人（30）西（1）+九（31）1。（0）］+0（0）71（31）+人（1）而（30） 卜方（30）初（1）+H31）e（0）］2】4 F［九（0）士10（31）+/i（l）zio（30）+*?,+A（3O）^lo（l）+/i（31）^lo（O）］210一［A（0）（31）+力（1）而1（30）+…+弘30）工nd）+/1（31）?1（0）］2】1 （10）式（10）為并行分布式算法，由上可以看出并行分布式算法是將濾波器表達(dá)式重新排列，分別加權(quán)求和。與傳統(tǒng)算法最大的不同之處是在FPGA設(shè)計(jì)過程中以查找表代替乘法器，即根據(jù)輸入數(shù)據(jù)的不同，將對(duì)應(yīng)的濾波器系數(shù)預(yù)先求和保存在ROM中，也就是將每一項(xiàng)的乘法求和通過并行結(jié)構(gòu)查表尋值完成，提高運(yùn)行速度。具體FPGA實(shí)現(xiàn)時(shí)，首先將12位的輸人數(shù)據(jù)并行輸入到12列32位移位寄存器分別寄存，然后以寄存器中的值為地址，對(duì)應(yīng)于查找表的結(jié)果，按照式（10），每列進(jìn)行相應(yīng)二次幕加權(quán)，最后各列累加，在第32個(gè)數(shù)據(jù)完全輸入之后得到正確的濾波器輸出。由于輸入數(shù)據(jù)的延遲，在此之前濾波器輸出會(huì)延遲或者產(chǎn)生不正確的結(jié)果，可以在實(shí)現(xiàn)過程中加入控制信號(hào)進(jìn)行輸出控制。由于查找表的規(guī)模是隨著地址的增加呈指數(shù)增加的，可以將32位的查找表劃分為四個(gè)8位的查找表，從而降低對(duì)ROM的需求。在本設(shè)計(jì)中可采用多級(jí)流水線技術(shù)，也就是將在明顯制約系統(tǒng)速度的長(zhǎng)路徑上插入幾級(jí)寄存器，雖然流水線會(huì)影響器件資源的使用量，但它降低了寄存器間的傳播時(shí)延，允許維持高的系統(tǒng)時(shí)鐘速率。3FPGA仿真與驗(yàn)證由于直接將大量數(shù)據(jù)進(jìn)行硬件仿真驗(yàn)證很不方便，因此利用Matlab產(chǎn)生一個(gè)采樣頻率為100MHz，頻率分別為1MHz與30MHz的兩個(gè)正弦信號(hào)相加后，作為輸入信號(hào)。同樣，浮點(diǎn)變?yōu)槎c(diǎn),將此信號(hào)進(jìn)行12位量化，并將負(fù)數(shù)轉(zhuǎn)化為補(bǔ)碼形式，按照一定格式保存為.vec文件，導(dǎo)入到QuartusII中進(jìn)行仿真，時(shí)序功能仿真結(jié)果如圖2所示。其中，clk為時(shí)鐘信號(hào)，x_in為濾波器輸入信號(hào)，y為濾波器輸出信號(hào)。圖2并不能很直觀地看出并行分布式算法產(chǎn)生的濾波效果，可以將QuartusII中.vwf文件轉(zhuǎn)化為.tbl文件，在Matlab中按照一定形式編程可以得到時(shí)域及頻域波形圖，如圖3，圖4所示。圖3,圖4中，軟件仿真是直接在Matlab中用輸入信號(hào)與濾波系數(shù)卷積得到的，在時(shí)域波形中軟件仿真輸出信號(hào)與理想信號(hào)相比有一定時(shí)間延遲，而QuartusI仿真與軟件仿真結(jié)果中幅度的差別是由于硬件輸入量化產(chǎn)生的。從時(shí)域或者頻域波形圖可以看出，頻率為30MHz的信號(hào)被濾除掉，只有頻率為1MHz的信號(hào)通過濾波器，達(dá)到了濾波的目的。

4結(jié)語本設(shè)計(jì)選用Stratix系列芯片，最大處理速度可以達(dá)到200MHz以