一位二進(jìn)制全減器設(shè)計(jì)

實(shí)驗(yàn)報(bào)告一位二進(jìn)制全減器設(shè)計(jì)一、 實(shí)驗(yàn)?zāi)康恼莆誕uartusII的VHDL原理圖設(shè)計(jì)和文本設(shè)計(jì)全過(guò)程；熟悉簡(jiǎn)單組合電路的設(shè)計(jì)，掌握系統(tǒng)仿真，學(xué)會(huì)分析硬件測(cè)試結(jié)果。二、 實(shí)驗(yàn)內(nèi)容與要求設(shè)計(jì)一個(gè)二進(jìn)制全減器，用分層設(shè)計(jì)方法，頂層為全減器，底層為半減器和邏輯門組成；進(jìn)行波形仿真，并分析仿真波形圖；下載測(cè)試全減法器是否正確。三、 設(shè)計(jì)思路/原理圖一位全減器可以由兩個(gè)半減器和一個(gè)或門連接而成,根據(jù)半減器真值表對(duì)半減器進(jìn)行描述，再對(duì)或門的VHDL描述，而后根據(jù)原理圖對(duì)全減器的VHDL描述。四、實(shí)驗(yàn)程序(程序來(lái)源： )libraryieee; --半減器描述useieee.std_logic_1164.all;entityh_suberis --定義半減器h_suber實(shí)體port(a,b:instd_logic;do,vo:outstd_logic);endentityh_suber;architecturefs1ofh_suberissignalabc:std_logic_vector(1downto0);beginabc<=a&b;process(abc)begin

caseabciswhen"00"=>dov='0';vov='0';when"01"=>dov=T;vov=T;when"10"=>dov=T;vov='0';when"11"=>dov='0';vov='0';whenothers=>null;endcase;endprocess;endarchitecturefs1;libraryieee; --一位二進(jìn)制全減器頂層設(shè)計(jì)描述useieee.std_logic_1164.all;entityf_suberis --定義全減器f_suber實(shí)體port(ain,bin,cin:instd_logic;v,sub:outstd_logic);endentityf_suber;architecturefsoff_suberiscomponenth_suber ---調(diào)用半減器聲明語(yǔ)句port(a,b:instd_logic;do,vo:outstd_logic);endcomponent;componentor2a --調(diào)用或邏輯門聲明語(yǔ)句port(m,n:instd_logic;h:outstd_logic);endcomponent;signale,f,g:std_logic;---定義3個(gè)信號(hào)作為內(nèi)部的連接線beginul:h_suberportmap(a=>ain,b=>bin,do=>e,vo=>f); ---例化語(yǔ)句u2:h_suberportmap(a=>e,b=>cin,do=>sub,vo=>g);u3:or2aportmap(m=>g,n=>f,h=>v);endarchitecturefs;五、實(shí)驗(yàn)步驟NewFrjtiact企i工ard..在【】中選f_suber相同NewFrjtiact企i工ard..在【】中選f_suber相同f點(diǎn)在file中打開WhatisthenameMthi擇存放的目錄f【 】f_suber要與頂層文件中entity擊nextf點(diǎn)擊next—選擇芯片fnext完成；verilQQl-lULNle再在file下面點(diǎn)【甲^已】f【 】f點(diǎn)擊ok—編寫程序f編譯①衆(zhòng)矽|軫|并保存在f_suber文件中（改動(dòng)程序后，再保存，再編譯）f管腳【 樂云砂】一

LcicationLcication】一而后對(duì)芯片設(shè)置，即打開device一點(diǎn)【D旳心ndHn葉旳臨】一點(diǎn)EPCS4【UiwiseiPins］與【CMi尹■毗le】—選如【険： 】與【旳比f(wàn)選芯片f確定ok；EPCS4重新編譯一點(diǎn)下載，后選【Mode：JTAG】硬件有“JTAG【4曲⑹ 】”和“ASP【AAddFi且.】手動(dòng)添加以擴(kuò)展名為pof的文件【T^m】”兩個(gè)接口其一（要看硬|Ctinfigu忙|件接口），選中【 】”一添加【-H可咖宅嘰】中的驅(qū)動(dòng)程序一【借 】f點(diǎn)【湎f\】開始下載。注：原理圖輸入法工程建立與文本輸入法建立相似，而且原理圖形與以前學(xué)習(xí)的Mutisim相同，這里不再多說(shuō)。2.用quartusII創(chuàng)建仿真工程在已有的工程中，在file下面點(diǎn)【良戸】一【在已有的工程中，在file下面點(diǎn)【良戸】一【VectorWaveformFile】OKf在任務(wù)欄得【曲“】中雙擊，來(lái)添加管腳一【"肚Fin血…】一【曲 】ok然后設(shè)置一下中的【】改時(shí)間【T骯輸入引腳波形f保存一下f仿真【 】f必要時(shí)還可以設(shè)置一下【中的【】改時(shí)間【T骯】f再重新仿真一下。六、仿真波形分析下圖為實(shí)驗(yàn)所得的波形圖:對(duì)實(shí)驗(yàn)所得的波形圖作如上的標(biāo)記，可以得到如下仿真信息表:ValueABCDVa00000以看出輸出波形有一定的延時(shí)和毛刺，是因?yàn)榻?jīng)過(guò)元器件需要時(shí)間和冒險(xiǎn)現(xiàn)象存在。七、硬件測(cè)試使用的芯片是EP1K00QC208-3。ain、bin、cin分別連接引腳53（電平1）、54（電平2）、55（電平3）,sub、v分別連接引腳167（LED1）、168（LED2）；測(cè)試為：電平1、2、3分別為（低、低、低）、（低、低、高）、（低、高、低）、（低、高、高）、（高、低、低）、（高、低、咼）、（咼、咼、咼）、（咼、咼、咼）對(duì)應(yīng)的LED1、LED2分別為（滅、滅）、（亮、亮）、（亮、亮）、（滅、亮）、（亮、滅）、（滅、滅）、（滅、滅）、（亮、亮）。八、實(shí)驗(yàn)小結(jié)對(duì)全減器的設(shè)計(jì)是比較簡(jiǎn)單的，而且在對(duì)全減器編譯、仿真和下載之前，我已對(duì)Quartus9.0進(jìn)行了多次操作，已經(jīng)熟練地掌握了利用QuartusII9.0建立工程和創(chuàng)建仿真等；通過(guò)此次試驗(yàn)，我可以向復(fù)雜的設(shè)計(jì)邁進(jìn)，通過(guò)試驗(yàn)，一步一步地提咼自己的設(shè)計(jì)能力、創(chuàng)新能力。九、實(shí)驗(yàn)心得/實(shí)驗(yàn)體會(huì)通過(guò)這個(gè)實(shí)驗(yàn)，掌握了利用QuartusII建立工程、創(chuàng)建仿真工程和編程下載；在第一次編譯時(shí)，發(fā)現(xiàn)“or2a”沒有定義，然后定義一下邏輯或門or2a,保存一下，重新編譯通過(guò)；在第一次波形仿真后，改變輸入波形和endtime，保存，