EDA期末考試卷及參考答案

2015—2016學(xué)年第一學(xué)期（開卷A）參考答案學(xué)院信息學(xué)院課程名稱電子設(shè)計(jì)與自動(dòng)化考試日期姓名專業(yè)學(xué)號題號一二三四五總分得分3錯(cuò)11分：；：；：。、、和軟、硬和固。、、、、、C。、、和四以。、、和和。型型1LIBRARYIEEE;2USEIEEE.STD_LOGIC_1164.ALL;34ENTITYCNT10IS5PORT(CLK:INSTD_LOGIC;6Q:OUTSTD_LOGIC_VECTOR(3DOWNTO0););7ENDCNT10;18ARCHITECTUREbhvOFCNT10IS9VARIABLEQ1:STD_LOGIC_VECTOR(3DOWNTO0);10BEGIN11PROCESS(CLK)BEGIN12IFCLK’EVENTANDCLK=’0’BEGIN13IFQ1<9THEN14Q1<=Q1+1;15ELSE16Q1<=(OTHERS=>'0');17ENDIF;18ENDIF;19ENDPROCESS;20Q<=Q1;21ENDbhv;各2分答：程序訂正修改如下第3行：增加“USEIEEE.STD_LOGIC_UNSIGED.ALL;”語句第6行：刪除其中一個(gè)錯(cuò)誤的“；”，改為“Q:OUTSTD_LOGIC_VECTOR(3DOWNTO0));”第9行：Q1應(yīng)定義為信號量，其中“VARIABLE”改為“SIGNAL”第12行：因?yàn)槭巧仙赜|發(fā)，其中“CLK=’0’”改為“CLK=’1’”第12行：行末尾“BEGIN”改為“THEN”LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYHADISPORT(A:INSTD_LOGIC;B:INSTD_LOGIC;C:OUTSTD_LOGIC;D:OUTSTD_LOGIC);ENDENTITYHAD;ARCHITECTUREfh1OFHADISBEGINc<=NOT(aNANDb);d<=(aORb)AND(aNANDb);ENDARCHITECTUREfh1;各5分答：程序相應(yīng)的原理圖（RTL級）為電路功能為一位半加器。2三.14答：LIBRARYIEEE;設(shè)計(jì)庫--和程序包調(diào)用（2分）USEIEEE.STD_LOGIC_1164.ALL;ENTITYCODER4_2IS實(shí)體-義（3分）PORT(A,B,C,D:INSTD_LOGIC;Y1,Y0:OUTSTD_LOGIC);ENDENTITYCODER4_2;ARCHITECTUREbhvOFCODER4_2IS--構(gòu)體定義（5分）BEGINPROCESS(A,B,C,D)進(jìn)程--BEGINIFD=’1’THENY1<=’1’;Y0<=’1’;ELSIFC=’1’THENY1<=’1’;Y0<=’0’;ELSIFB=’1’THENY1<=’0’;Y0<=’1’;ELSEY1<=’0’;Y0<=’0’;ENDIF;ENDARCHITECTUREbhv;LIBRARYIEEE;設(shè)計(jì)庫--和程序包調(diào)用（2分）USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGED.ALL;ENTITYCNT24IS實(shí)體定-（3分）PORT(CLK:INSTD_LOGIC;Q:OUTSTD_LOGIC_VECTOR(4DOWNTO0)COUT:OUTSTD_LOGIC);ENDCNT24;ARCHITECTUREbhvOFCNT24IS結(jié)構(gòu)-定義（5分）SIGNALQ1:STD_LOGIC_VECTOR(4DOWNTO0);號量定義BEGINPROCESS(CLK)BEGIN進(jìn)程--IFCLK’EVENTANDCLK=’1’THENIFQ1<23THENQ1<=Q1+1;ELSEQ1<=(OTHERS=>'0');3ENDIF;ENDIF;IFQ1=”10111”THENCOUT<=’1’;ELSECOUT<=’0’;ENDIF;ENDPROCES