基于USB2.0的虛擬數(shù)字存儲示波器硬件系統(tǒng)設(shè)計-圖文

分類號密級內(nèi)部★5年UDC注1學(xué)位論文指導(dǎo)教師姓名教授電子科技大學(xué)成都申請學(xué)位級別碩士專業(yè)名稱檢測技術(shù)與自動化裝置論文提交日期論文答辯日期學(xué)位授予單位和日期電子科技大學(xué)答辯委員會主席評閱人年月日注1注明《國際十進分類法UDC》的類號獨創(chuàng)性聲明本人聲明所呈交的學(xué)位論文是本人在導(dǎo)師指導(dǎo)下進行的研究工作及取得的研究成果。據(jù)我所知,除了文中特別加以標注和致謝的地方外,論文中不包含其他人已經(jīng)發(fā)表或撰寫過的研究成果,也不包含為獲得電子科技大學(xué)或其它教育機構(gòu)的學(xué)位或證書而使用過的材料。與我一同工作的同志對本研究所做的任何貢獻均已在論文中作了明確的說明并表示謝意。簽名:日期:年月日關(guān)于論文使用授權(quán)的說明本學(xué)位論文作者完全了解電子科技大學(xué)有關(guān)保留、使用學(xué)位論文的規(guī)定,有權(quán)保留并向國家有關(guān)部門或機構(gòu)送交論文的復(fù)印件和磁盤,允許論文被查閱和借閱。本人授權(quán)電子科技大學(xué)可以將學(xué)位論文的全部或部分內(nèi)容編入有關(guān)數(shù)據(jù)庫進行檢索,可以采用影印、縮印或掃描等復(fù)制手段保存、匯編學(xué)位論文。(保密的學(xué)位論文在解密后應(yīng)遵守此規(guī)定簽名:導(dǎo)師簽名:日期:年月摘要摘要在計算機科學(xué)技術(shù)和測試技術(shù)持續(xù)發(fā)展的基礎(chǔ)上,根據(jù)實際需求,產(chǎn)生了一種新型的測量儀器——虛擬儀器,本文設(shè)計的基于USB2.0的虛擬示波器正是虛擬儀器的一種,具有功能強、速度高、測量準確、實時性好、結(jié)構(gòu)輕巧、人機界面友好及操作簡單等優(yōu)點,滿足測量發(fā)展的需要,應(yīng)用前景非常廣闊。本文緊緊圍繞虛擬示波器的硬件結(jié)構(gòu)設(shè)計這一課題展開,主要研究以下內(nèi)容:1.模擬通道電路設(shè)計。依據(jù)信號的流向,給出了耦合方式選擇電路、無源衰減網(wǎng)絡(luò)、阻抗變換電路、可程控固定倍率衰減、信號放大電路以及觸發(fā)源選擇電路和觸發(fā)脈沖產(chǎn)生電路等信號調(diào)理通道和觸發(fā)通道中幾個主要硬件部分的設(shè)計方案。2.數(shù)據(jù)采集系統(tǒng)設(shè)計。采用ADC+FPGA+DSP的系統(tǒng)構(gòu)架,以多片低速ADC器件并行完成1GSPS實時采樣率的技術(shù)指標,對采集數(shù)據(jù)運用并行分相存儲技術(shù)緩存,由DSP處理器對采樣數(shù)據(jù)進行實時處理,大大減少通訊接口壓力。3.USB接口模塊設(shè)計及電源設(shè)計。選用USB2.0接口芯片設(shè)計接口電路用于連接儀器硬件和個人電腦,保障數(shù)據(jù)傳輸?shù)乃俣群头€(wěn)定性。電源模塊的設(shè)計是為系統(tǒng)正常穩(wěn)定工作提供一個合理的電源系統(tǒng),其本身的質(zhì)量直接影響著系統(tǒng)性能。4.電磁兼容設(shè)計。從布局布線、電源及接地等方面分析了高速PCB布板中電磁兼容的設(shè)計,最大程度地降低干擾等對性能的影響。5.最后,給出實驗結(jié)果并結(jié)合調(diào)試工作,列舉了調(diào)試過程中遇到的突出問題,并對解決過程給予描述,目的是提供一種分析問題、解決問題的思路和方法。關(guān)鍵詞:虛擬示波器,數(shù)據(jù)采集,交替采樣,USB2.0,電源IAbstractBasedonthesustainabledevelopmentofcomputerscienceandtestingtechnology,virtualinstruments,anewtypeofmeasuringinstruments,emergetomeettheactualdemands.Thevirtualoscilloscope,whichisdesignedonthebasisofUSB2.0,isonekindofvirtualinstruments.Beingcharacteristicofpowerfulfunctions,highspeed,accuratemeasurement,realtime,lightstructure,friendlyman-machineinterfaceandsimpleoperation,itmeetstheneedsofmeasurementdevelopmentwithawiderangeofapplications.Thispapermainlyfocusesonhardwarestructuredesignofthevirtualoscilloscope.Theresearchhasbeencarriedoutinthefollowingaspects:1.Circuitdesignoftheanalogchannel.Accordingtosignalflow,thepaperpresentsadesignproposalforseveralmajorhardwarepartsinsignalconditioningchannelandtriggerchannel,includingcircuitselectionbycouplingmodes,passiveattenuationnetwork,impedanceconvertingcircuit,programmablefixedrateattenuation,signalamplifierandtriggersourceselectioncircuitandthetriggerpulsegenerationcircuits.2.DataAcquisitionSystem.WiththeadoptionoftheframestructureofADC+FPGA+DSP,Parallelsamplingmodulecompletes1GSPSdataacquisitionsystemwithmulti-chiplow-speedADCdevices,thenthedataprocessingiscompletedbytheDSPprocessor,anditcansignificantlyreducethecommunicationinterfacepressure.3.USBinterfacemoduledesignandpowerdesign.USB2.0interfacechipisselectedtodesigntheinterfacecircuitforconnectinginstrumenthardwareandpersonalcomputersandensuringdatatransmissionspeedandstability.Powermoduleisdesignedtoprovideareasonablepowersystemsoastoguaranteethenormalandstableoperationofthewholesystem.Itsownqualitydirectlyaffectsthesystemperformance.4.EMCDesign.Fromthelayout,powersupplyandground,thepaperanalyzesthedesignofelectromagneticcompatibilityinhigh-speedPCBlayoutinordertominimizetheinterferenceontheperformance.5.Finally,Experimentalresultsarepresentedandincombinationwiththedebugging,thepapercitessomeseriousproblemsanddescribestheresolvingprocesswithanaimtoprovideanideaandamethodforanalyzingandsolvingtheproblems.Keywords:Virtualoscilloscope,dataacquisition,alternativesampling,USB2.0,powersupplyII目錄第一章引言(11.1虛擬儀器概述(11.2虛擬儀器發(fā)展狀況(21.3選題背景及選題意義(31.4課題目標及論文主要研究內(nèi)容(3第二章虛擬數(shù)字存儲示波器硬件系統(tǒng)總體方案(52.1總體設(shè)計方案(52.2系統(tǒng)結(jié)構(gòu)(62.2.1模擬通道(62.2.2數(shù)據(jù)采集(72.2.3數(shù)據(jù)處理及存儲(72.2.4通用串行總線(72.2.5電源模塊(8第三章硬件系統(tǒng)設(shè)計(93.1模擬通道電路設(shè)計(93.2數(shù)據(jù)采集及處理系統(tǒng)設(shè)計(163.2.1關(guān)鍵器件的選型(163.2.2并行采集電路(203.2.3高速采樣時鐘(253.2.4數(shù)據(jù)并行存儲(283.3FPGA及外圍電路(363.4DSP處理電路設(shè)計(383.4.1存儲器擴展電路(383.4.2JTAG接口電路(403.5USB2.0硬件設(shè)計(413.5.1USB總線特性(413.5.2USB接口芯片(423.5.3USB接口電路的實現(xiàn)(44III3.6電源模塊設(shè)計(463.6.1DC-DC電壓轉(zhuǎn)換(463.6.2LDO低壓差線性穩(wěn)壓(503.7電磁兼容設(shè)計(523.7.1布局布線電磁兼容設(shè)計(523.7.2電源電磁兼容設(shè)計(543.7.3接地電磁兼容設(shè)計(55第四章系統(tǒng)調(diào)試與驗證(574.1電源模塊的調(diào)試(574.2FPGA的調(diào)試(594.3DSP及ADC的調(diào)試(614.4通道部分的調(diào)試(624.5測試驗證效果(63第五章結(jié)束語(67致謝......................................................................................錯誤!未定義書簽。參考文獻.(68附錄(70攻碩期間取得的研究成果....................................................錯誤!未定義書簽。IV第一章引言第一章引言示波器作為一種通用的電子測量設(shè)備,應(yīng)用十分廣泛。能夠直觀地向電子電路設(shè)計人員顯示被測信號的波形,是一種能把隨時間變化的過程用圖像顯示出來的電子儀器,其直觀的顯示效果有助于對被測對象的深入理解?？茖W(xué)技術(shù)的快速發(fā)展日新月異,傳統(tǒng)的模擬示波器存在不能存儲波形、波形不穩(wěn)定及無法觀測瞬時或單次信號等缺點,數(shù)字存儲示波器(DSO正逐步取代模擬示波器成為市場的主流。而在微型計算機引入到示波器后,作為數(shù)字示波器的一個特例,虛擬示波器融合了電子測量、信號處理和計算機等多方面技術(shù),以其強大數(shù)據(jù)采集、分析、處理、顯示和存儲等功能在測試領(lǐng)域顯示出其強勁的生命力。1.1虛擬儀器概述虛擬示波器是虛擬儀器的一種,而“虛擬儀器(VirtualInstrument,簡稱VI”這一全新的概念突破了傳統(tǒng)儀器的概念,自上世紀八十年代中期美國國家儀器公司(簡稱NI公司的第一臺虛擬儀器出現(xiàn)以來,受到各國業(yè)界的廣泛關(guān)注和支持。其概念可簡要概括為“通過應(yīng)用程序?qū)C計算機和功能模塊硬件結(jié)合起來,用戶方便地操作具有友好人機界面的計算機,如同在操作一臺使用者自己專門設(shè)計的虛設(shè)的電子儀器,從而完成對被操作對象的控制及被測信號的采集、數(shù)據(jù)存儲、分析處理、顯示等工作”。[1]一般的虛擬儀器由兩部分組成,即硬件平臺和軟件平臺。作為基礎(chǔ)平臺的硬件,除了通用的電子計算機外,外圍硬件設(shè)備主要包括各種傳感器電路、信號調(diào)理和保護電路、模數(shù)及數(shù)模轉(zhuǎn)換電路、數(shù)據(jù)傳輸電路等采集與控制硬件模塊,用以實現(xiàn)信號的采集與傳輸。虛擬儀器的軟件分為兩個部分:通用計算機平臺上的應(yīng)用軟件和硬件平臺上的固件。不同于傳統(tǒng)測量儀器,虛擬儀器自身不具有物理的顯示與操作面板,而是充分利用計算機系統(tǒng)豐富的圖形顯示能力和強大的數(shù)據(jù)處理能力,在計算機屏幕上虛擬出儀器的前面板,用戶可以通過操作計算機方便地完成測試任務(wù),例如通過鼠標就可以輕松點擊虛擬面板上的開關(guān)、按鍵、旋鈕等,完成對儀器的控制,實現(xiàn)對被測信號的數(shù)據(jù)采集、存儲、處理和顯示等,區(qū)別于傳統(tǒng)儀器的操作方法,1電子科技大學(xué)碩士學(xué)位論文體現(xiàn)出其靈活便捷的優(yōu)點。1.2虛擬儀器發(fā)展狀況隨著現(xiàn)代電子測控技術(shù)和計算機技術(shù)的飛速發(fā)展,作為儀器技術(shù)和計算機技術(shù)深層次結(jié)合的必然產(chǎn)物,虛擬儀器提出了一種全新的測量儀器概念,改變了傳統(tǒng)儀器的組成模式,給用戶一個充分發(fā)揮自己的才能、想象力的空間,是未來儀器產(chǎn)業(yè)發(fā)展的必然趨勢。虛擬儀器系統(tǒng)可以廣泛地應(yīng)用在通訊、自動化、電子測量、生物醫(yī)學(xué)和試驗分析等眾多科研生產(chǎn)領(lǐng)域中[2]。在20多年的發(fā)展歷程中,隨著虛擬儀器技術(shù)的功能和性能不斷地提高,如今在許多應(yīng)用中它已成為傳統(tǒng)儀器的主要替代方式。虛擬儀器目前在很多發(fā)達國家發(fā)展很快,在美國虛擬儀器系統(tǒng)及其圖形編程語言,已經(jīng)是各大學(xué)理工科學(xué)生必修的一門基礎(chǔ)技術(shù)課程。提出這一概念的美國NI公司近30年來始終引領(lǐng)測試行業(yè)發(fā)展的趨勢,美國是虛擬儀器的誕生地,同時也是全球虛擬儀器產(chǎn)業(yè)市場最大的制造商,主要生產(chǎn)廠家除了NI公司,還有HP公司、Tektronix公司、Keithely公司、Racal等。在國內(nèi)這方面起步較晚,傳統(tǒng)儀器和計算機化儀器還基本處于相互分離的狀態(tài),虛擬儀器的研發(fā)設(shè)計尚處于起步摸索階段,產(chǎn)品主要在中低檔次。隨著電子產(chǎn)業(yè)的發(fā)展,國內(nèi)對虛擬儀器需求巨大,世界各大相關(guān)的廠商都在爭奪中國這個巨大的市場。而我們自己在依靠大量進口價格昂貴的虛擬設(shè)備同時,必須走引進和自主開發(fā)并行的道路[3]:一方面,大力引進國外虛擬儀器相關(guān)的先進的技術(shù),吸收最新前沿成果;另一方面,中國本土制造商及研發(fā)設(shè)計人員加大本國市場的進軍力度,增強緊迫感,緊貼市場的需求,最大程度的滿足用戶的實際使用需求。從上世紀90年代開始,國內(nèi)一些大學(xué)相繼開始了對虛擬儀器的開發(fā)和研究,像哈爾濱工業(yè)大學(xué)、電子科技大學(xué)等。國內(nèi)部分院校的也已建立了基于虛擬儀器系統(tǒng)的實驗室,如清華大學(xué)汽車系依據(jù)虛擬儀器構(gòu)建的汽車發(fā)動機檢測系統(tǒng),用于檢測發(fā)動機的功率特性、負荷特性等出廠性能指標。還包括上海復(fù)旦大學(xué)、上海交通大學(xué)、華中科技大學(xué)、四川聯(lián)合大學(xué)等一批高校。國內(nèi)已有企業(yè)在研制虛擬儀器,并推出相關(guān)的產(chǎn)品,以北京普源精電科技有限公司(RIGOL為代表的中國示波器生產(chǎn)企業(yè),經(jīng)過不懈努力,已逐步占有國內(nèi)市場。普源在取得臺式儀器的迅速發(fā)展后,瞄準了日益增強的虛擬儀器市場。推出了諸如VS5000系列虛擬數(shù)字示波器、VM3000系列虛擬數(shù)字萬用表、RVO2100L混合信號示波器等虛擬儀器。2第一章引言伴隨計算機技術(shù)的發(fā)展,對虛擬儀器產(chǎn)生過重大影響的接口總線方式包括GPIB總線系統(tǒng)、VXI總線、PXI總線、以及在中低端虛擬儀器中被廣泛采用的USB通用串行總線和IEEE1934總線[4]。GPIB技術(shù)是虛擬儀器早期的發(fā)展階段,其使用越來越少。大型高精度集成系統(tǒng)首選VXI總線和PXI總線接口方式的虛擬儀器,VXI總線將成為未來虛擬儀器的理想硬件平臺。USB通用串行總線簡化了計算機與外設(shè)之間的互聯(lián),價格低廉、速度快、即插即用等,逐漸成為虛擬儀器主流平臺之一,本課題研究的對象正是基于USB2.0的虛擬數(shù)字存儲示波器。1.3選題背景及選題意義虛擬儀器的出現(xiàn)開辟了測量儀器發(fā)展的新紀元,是當前測試領(lǐng)域持續(xù)關(guān)注的技術(shù)熱點,代表了未來儀器產(chǎn)業(yè)發(fā)展的趨勢。理論上,使用傳統(tǒng)儀器的地方都可以用虛擬儀器來代替,虛擬儀器將來作為傳統(tǒng)儀器的替代品,市場空間發(fā)展?jié)摿薮?。目?我國正處于科學(xué)技術(shù)蓬勃發(fā)展的新時期,對儀器設(shè)備的需求迫切。如何擺脫制約行業(yè)儀器需求發(fā)展的窘境,并盡快縮短與發(fā)達國家的虛擬儀器技術(shù)水平差距,研制出具有性能高、擴展性強、開發(fā)時間短、無縫集成等優(yōu)勢的虛擬儀器產(chǎn)品對于國內(nèi)相關(guān)設(shè)計和研發(fā)人員來說具有重大的科研意義和現(xiàn)實意義。本課題來源自電子科技大學(xué)測試技術(shù)與儀器研究所和某公司合作的民用立項項目,在教研室對于數(shù)字存儲示波器等臺式系列測試儀器的研發(fā)穩(wěn)步推進后,結(jié)合行業(yè)發(fā)展動向和市場實際需求,開拓虛擬儀器市場,為我國的虛擬儀器產(chǎn)業(yè)的發(fā)展做必要的探索工作是必然的趨勢。本課題研究的對象是虛擬數(shù)字存儲示波器,作為虛擬儀器的一個典型代表,當然具有虛擬儀器的各種特性。虛擬示波器的設(shè)計涉及電子測量、信號處理和計算機技術(shù)等多方面的內(nèi)容,其中硬件電路是完成整個示波器功能的基礎(chǔ),同時也是決定虛擬示波器性能的關(guān)鍵所在。要設(shè)計出性能優(yōu)越的虛擬示波器,就必須對其硬件系統(tǒng)進行深人研究。1.4課題目標及論文主要研究內(nèi)容根據(jù)設(shè)計要求,本課題研發(fā)的目標是一種高性價比的虛擬數(shù)字存儲示波器,其主要性能特點及關(guān)鍵技術(shù)指標如下:◆垂直分辨率:8bit◆最大實時采樣速率:1GSPS◆輸入耦合方式:直流,交流或接地;3電子科技大學(xué)碩士學(xué)位論文◆模擬3dB輸入帶寬:100MHz◆數(shù)據(jù)緩存深度:25kpts◆垂直檔位范圍:1mV/div—20V/div◆時基微調(diào)功能◆輸入阻抗:1MΩ根據(jù)項目組的需求和分工,本論文主要研究內(nèi)容是硬件系統(tǒng)設(shè)計,對其中涉及的關(guān)鍵技術(shù)分別進行了詳細的敘述,本文共分五個章節(jié)進行論述。第一章:簡要介紹了虛擬儀器,包括虛擬儀器的概念、發(fā)展狀況及選題的背景和意義。第二章:給出了虛擬數(shù)字存儲示波器硬件系統(tǒng)的總體方案,從宏觀上勾勒了虛擬示波器的硬件結(jié)構(gòu),并概述了系統(tǒng)結(jié)構(gòu)。第三章:完成虛擬數(shù)字存儲示波器硬件系統(tǒng)各模塊的具體設(shè)計,對模擬通道電路、數(shù)據(jù)并行采集、FPGA外圍電路、DSP接口模塊、USB接口電路和電源模塊等的設(shè)計進行了詳細闡述。第四章:結(jié)合系統(tǒng)的調(diào)試和驗證過程,發(fā)現(xiàn)存在的問題,分析導(dǎo)致的根源,找出解決的辦法,第五章:總結(jié)了本課題的研究成果,對階段性的工作進展進行評價,對下一步的改進事項給予建議。4第二章虛擬數(shù)字存儲示波器硬件系統(tǒng)總體方案第二章虛擬數(shù)字存儲示波器硬件系統(tǒng)總體方案通過第一章的介紹我們初步了解了虛擬示波器,要設(shè)計出一臺儀器,首要的工作是進行硬件系統(tǒng)的總體規(guī)劃,同一類型的儀器設(shè)計雖說都是基于相似的原理及結(jié)構(gòu)思路,但方案是多種多樣的,其區(qū)別的直接體現(xiàn)是硬件設(shè)計上的不同,進而使得儀器表現(xiàn)出功能上的差異。就虛擬示波器而言,有兩種方案可供選擇:一是設(shè)計為內(nèi)置式,如利用PC機總線的數(shù)據(jù)采集卡/板(DataAcQuisition,簡稱DAQ插卡式;二是設(shè)計為外置式,如USB串行總線方式。內(nèi)置式虛擬儀器存在易受PC機箱內(nèi)噪聲等環(huán)境的干擾、安裝過程繁瑣等不足。外置式具有傳輸速度快、無需打開機箱、支持即插即用等優(yōu)點?；诖?本設(shè)計選用方案二。2.1總體設(shè)計方案虛擬示波器的硬件電路構(gòu)成主要包括:模擬通道、A/D模數(shù)轉(zhuǎn)換模塊、數(shù)據(jù)存儲模塊、微處理器控制及數(shù)據(jù)處理模塊、USB通用串行總線接口模塊、存儲器擴展模塊和電源模塊等,其中模擬通道又分為模擬信號垂直調(diào)理通道和觸發(fā)通道兩部分。其總體框架如圖2-1所示:圖2-1虛擬示波器總體結(jié)構(gòu)框圖5電子科技大學(xué)碩士學(xué)位論文2.2系統(tǒng)結(jié)構(gòu)本硬件設(shè)計方案中的數(shù)據(jù)采集與處理部分為系統(tǒng)的核心,采用ADC+FPGA+DSP的系統(tǒng)構(gòu)架,其涵蓋了一個完整的數(shù)據(jù)轉(zhuǎn)換、存儲和處理過程。被測物理量經(jīng)過模擬通道的信號調(diào)理,使送往模數(shù)轉(zhuǎn)換電路進行并行交替采樣的信號滿足ADC(模數(shù)轉(zhuǎn)換器的輸入電壓范圍等。經(jīng)過數(shù)字化采樣后產(chǎn)生的實時數(shù)字信號,由于速率較高,不能實現(xiàn)實時處理。我們在FPGA內(nèi)部搭建了FIFO電路將高速數(shù)據(jù)先緩存起來,然后由DSP根據(jù)預(yù)先設(shè)置的算法進行相應(yīng)的運算處理。其結(jié)果通過USB總線接口電路傳輸給計算機,上位機根據(jù)這些結(jié)果對信號進行波形還原等處理,使其顯示于虛擬面板。2.2.1模擬通道模擬通道處于虛擬示波器的前級,是關(guān)鍵組成部分之一,包括信號調(diào)理通道和觸發(fā)通道。根據(jù)輸入到示波器的被測信號的幅度大小,信號調(diào)理通道對其進行相應(yīng)地調(diào)理,簡單說就是大信號衰減、小信號放大,使得輸入信號滿足ADC的輸入范圍,從而擴大示波器的測量范圍。按照信號的流經(jīng)途徑我們把信號調(diào)理通道分為耦合電路、無源衰減網(wǎng)絡(luò)、阻抗變換、固定倍率衰減、放大驅(qū)動及通道控制等幾個部分[5]。用戶使用示波器的目的就是為了直觀地觀察輸入信號的準確波形,因此確保信號波形在虛擬面板上穩(wěn)定顯示是必須的,觸發(fā)通道的作用正是在于保證每次采集到的數(shù)據(jù),都是從被測信號上的某一個精確確定的點開始。圖2-2是有無觸發(fā)時波形顯示效果的對比,可以看出,沒有觸發(fā)時,呈現(xiàn)的將是具有隨機起始點的很多波形雜亂重疊的圖象,這樣的顯示對于測試用戶來說是毫無意義的,所以說觸發(fā)通道是必不可少的。觸發(fā)通道主要包括觸發(fā)源選擇、高速比較器、通道控制和外觸發(fā)信號調(diào)理幾部分。圖2-2有無觸發(fā)時波形顯示效果對比6第二章虛擬數(shù)字存儲示波器硬件系統(tǒng)總體方案2.2.2數(shù)據(jù)采集這部分電路的設(shè)計主要是完成對經(jīng)過調(diào)理后的輸入信號的采樣,并對采樣輸出的數(shù)據(jù)進行緩存等。為了實現(xiàn)所設(shè)計要求的1GSPS這一重要性能指標,A/D轉(zhuǎn)換電路采用4片單路250MSPSADC并行交替采樣實現(xiàn)。ADC為系統(tǒng)的主要芯片之一,負責將經(jīng)過調(diào)理通道后的模擬信號轉(zhuǎn)換成數(shù)字信號,它決定了數(shù)字存儲示波器的最大采樣速率、垂直分辨率和存儲帶寬等多項關(guān)鍵性能指標,直接影響到數(shù)據(jù)采集的精度,是影響所設(shè)計的虛擬示波器整體性能好壞的主要因素之一。FPGA(FieldProgrammableGateArray,現(xiàn)場可編程門陣列主要負責過渡四路A/D采樣的數(shù)字信號到DSP以及對整個系統(tǒng)的主要邏輯控制等,在其內(nèi)部搭建有存儲電路模塊、時鐘電路模塊、時基控制模塊及觸發(fā)控制模塊等。A/D轉(zhuǎn)換電路和FPGA部分模塊電路組成了并行采集電路。2.2.3數(shù)據(jù)處理及存儲對數(shù)據(jù)采集后數(shù)字信號的處理有兩種設(shè)計方案:一是暫不對這些數(shù)據(jù)進行處理,而是直接通過通用串行總線將其傳輸給計算機,由上位機處理;二是使用數(shù)字信號處理專用芯片DSP(DigitalSignalProcessor進行處理,把處理結(jié)果傳送給上位機,上位機根據(jù)這些結(jié)果進行后續(xù)處理?；谡n題實際,高速A/D轉(zhuǎn)化傳送大量的實時數(shù)據(jù),本設(shè)計采用方案二,利用DSP其強大的控制和處理能力,完成對采集系統(tǒng)的控制、對采集后數(shù)據(jù)的讀取、波形存儲、采樣數(shù)據(jù)的重構(gòu)、計算等,然后再將處理結(jié)果上傳給上位機進行進一步的處理,大大減少了通訊接口的通信量,此外,前端采用4片ADC并行時間交替采樣所引入的誤差也將在DSP中進行處理。利用ADSP可與FLASH、SDRAM無縫連接的性能,DSP的程序代碼、字庫和掉電后需要存儲的參數(shù)等由FLASH來存儲,DSP處理后的數(shù)據(jù)和指令緩存等由SDRAM來保存。2.2.4通用串行總線通用串行總線(UniversalSerialBus,簡稱USB是一種應(yīng)用在計算機領(lǐng)域的接口技術(shù),用于外圍設(shè)備與計算機之間的通信連接。USB產(chǎn)生之前,外設(shè)與PC機的通信主要是通過ISA接口、PCI接口、并行接口和RS232串行接口等由PC機主板提供的各種接口,隨著計算機和外圍設(shè)備的發(fā)展,這些接口存在著很多缺7陷,逐漸成為通信的瓶頸,這時USB應(yīng)運而生,其最早是Compaq、Hewlett-Packard、Intel、IBM、Microsoft等多家公司聯(lián)合于1994年共同提出提出,它是一種具有低價位、低功耗、快速、可靠、靈活、雙向及同步等優(yōu)點的串行接口,使外設(shè)的連接具有單一化、熱插拔、即插即用等特點。USB經(jīng)過了多次版本更新,USB1.0發(fā)表于1996年,USB1.1則修訂了1.0版本的問題,并增加了中斷輸出這個新的傳輸類型,USB2.0是版本更新的一大躍進[6],于2000年發(fā)表,隨著這一版本的發(fā)布,USB越來越流行,成為目前電腦中的標準擴展接口,且USB規(guī)范具有良好的兼容性,USB2.0與USB1.1兼容。USB支持低速傳輸、全速傳輸和高速傳輸,對應(yīng)的傳輸速率分別為1.5Mb/s、12Mb/s和480Mb/s,伴隨著USB傳輸速率的不斷推進,USB在逐漸應(yīng)用于更廣泛的場合,很多外設(shè)現(xiàn)在只推出了USB版本,本設(shè)計就是基于USB2.0的虛擬示波器設(shè)計。2.2.5電源模塊相比傳統(tǒng)示波器,虛擬示波器具有體積小、攜帶和使用方便等特點。為了滿足對虛擬儀器的越來越高的小型化要求,本項目的電源部分的設(shè)計與臺式示波器有很大的不同。采用電源適配器供電,不同于臺式有專門的電源板附在機箱內(nèi)?；诠╇姷闹绷鬟m配器只能提供單一的直流電壓輸出,而系統(tǒng)電路需要多路不同電壓的直流電源,因此需要將一路直流電源轉(zhuǎn)換為多路不同電壓的直流電源。結(jié)合系統(tǒng)實際需求,本課題設(shè)計了高效率、小體積、多路電壓輸出的電源模塊。以上是本系統(tǒng)各組成部分的主要功能,這里只是做了大致的介紹,下一章節(jié)將著重對一些關(guān)鍵問題的解決進行詳細討論。8第三章硬件系統(tǒng)設(shè)計上一章節(jié)確定了硬件系統(tǒng)的設(shè)計方案,并簡要介紹了系統(tǒng)結(jié)構(gòu)的各組成部分,使對虛擬數(shù)字存儲示波器的結(jié)構(gòu)有了整體的初步認識。本章將依據(jù)此方案對系統(tǒng)的硬件設(shè)計分別做詳細的闡述。3.1模擬通道電路設(shè)計3.1.1信號調(diào)理通道設(shè)計信號調(diào)理的主要目的是將輸入的信號調(diào)理到適合A/D轉(zhuǎn)換的電氣特性、抑制直流漂移和降低影響信號質(zhì)量的噪聲干擾等,其性能的優(yōu)良與否直接決定數(shù)字示波器最終采集信號的質(zhì)量,是示波器設(shè)計的基礎(chǔ),其功能框圖如圖3-1所示。圖3-1信號調(diào)理通道的功能框圖由圖可知其主要包含耦合方式選擇電路、無源衰減網(wǎng)絡(luò),阻抗變換電路,可程控固定倍率衰減電路及兩級信號放大電路等,下面分別給以介紹。耦合電路耦合方式選擇電路如圖3-2:圖3-2耦合方式選擇電路910圖中器件AQY214EHA為光耦,這里之所以選擇光耦,是基于小體積和低成本的考慮。直流耦合時光耦導(dǎo)通,輸入信號中的直流成分通過光耦器件進入下一級,而交流成分則可以從電容通過,電容與光耦并聯(lián)做交流補償,光耦的有限帶寬不影響通道的帶寬。交流耦合時光耦斷開,阻擋輸入信號中的直流成分,只有交流信號通過并聯(lián)電容進入調(diào)理通道。光耦的狀態(tài)切換由控制信號CTL來完成,其是通過FPGA對通道控制模塊的控制實現(xiàn)的:FPGA發(fā)送數(shù)據(jù)給控制通道狀態(tài)的串入/并出高速轉(zhuǎn)換器CD4094,使其控制端口產(chǎn)生不同高低電平,進而對通道各狀態(tài)進行控制,控制信號CTL即由其中的一個端口發(fā)出。無源衰減網(wǎng)絡(luò)本設(shè)計中信號調(diào)理通道用于把被測信號從Vpp=8mV~160V調(diào)節(jié)到輸出信號Vpp≈1V,即是使得在每個檔位時,輸入至ADC中的信號都為一固定值,此固定值與所選用的模數(shù)轉(zhuǎn)換器有關(guān),本課題ADC芯片選用的是CDK1301(下面章節(jié)對其有詳細介紹,其在單端輸入時模擬信號輸入電壓范圍為1Vpp,即為調(diào)節(jié)目標。為了充分利用ADC的性能,提高A/D轉(zhuǎn)換的精度,就要正確地分配各部分電路的動態(tài)范圍以實現(xiàn)信號調(diào)理的目的。合理的增益配置,一方面可以大大提高系統(tǒng)動態(tài)范圍,另一方面可以避免因放大器飽和帶來的系統(tǒng)線性度的降級[7]。增益配置網(wǎng)絡(luò)包括衰減網(wǎng)絡(luò)和放大網(wǎng)絡(luò),當輸入信號太大時進行衰減,當輸入信號太小時進行放大。衰減和放大環(huán)節(jié)的介入,使得示波器的靈敏度可在很大范圍內(nèi)調(diào)節(jié)。下面將會對衰減和放大網(wǎng)絡(luò)分別給予討論,這部分先介紹衰減網(wǎng)絡(luò)。大檔位時必須對輸入信號做衰減處理,在對衰減網(wǎng)絡(luò)進行增益配置時,首先考慮一種極端情況,即是當使用無源衰減網(wǎng)路和固定倍率衰減電路的衰減倍數(shù)接近最大時,信號調(diào)理通道能夠?qū)⒋笮盘査p到ADC要求的輸入范圍,對應(yīng)的衰減倍數(shù)能夠達到20V/(1V/8=160倍(-45dB,這依據(jù)垂直檔位范圍1mV/div~20V/div和虛擬面板上波形顯示區(qū)縱向占8格得到。結(jié)合信號放大電路增益配置情況(后面段落有闡述并考慮到垂直檔位1-2-5步進,設(shè)計粗衰減網(wǎng)絡(luò)包括100倍衰減和10倍衰減。大信號進入通道時,其電壓幅度往往超過有源器件可承受的范圍,為避免因輸入信號過大而導(dǎo)致器件損壞情況的發(fā)生,將無源衰減網(wǎng)絡(luò)置于耦合電路后的第一級,使其位于最前端,首先對可能的大信號進行衰減,結(jié)構(gòu)如圖3-3所示。輸入信號流入無源衰減網(wǎng)絡(luò)時,根據(jù)其電壓幅值由一雙刀雙擲繼電器選擇衰減或直通檔位,其切換操縱信號同樣是由CD4094送出,受FPGA控制。衰減時,衰減倍數(shù)/1221(/inoutKVVRRR==+。其中1C、2C、3C為補償電容,3R、114R為高頻補償電阻,通過調(diào)節(jié)2C可以使衰減網(wǎng)絡(luò)滿足最佳補償條件。圖3-3無源衰減網(wǎng)絡(luò)阻抗變換電路考慮到前后級電路之間的影響,在無源衰減網(wǎng)絡(luò)之后設(shè)計阻抗變換電路作為緩沖級,起到有效隔離作用,同時還可以增加對后級的驅(qū)動能力,如圖3-4所示。阻抗變換電路將輸入阻抗變得很高,通常在兆歐以上;將輸出阻抗變得很低,通常低于50歐。這里Ω=+MRR121,因為衰減網(wǎng)絡(luò)直通時,輸入阻抗就為21RR+,而示波器的輸入阻抗要求為1MΩ。圖中場效應(yīng)管T1、T3和三極管T2組成射隨器電路,場效應(yīng)管輸入阻抗高,T1和T2為主信號通路,采用復(fù)合管的辦法進一步提高輸入阻抗。T3與T1相同,其接成電流源的形式以調(diào)整T1管的靜態(tài)工作點。由放大器組成了反饋回路,以穩(wěn)定電路的直流工作點,使輸入信中的直流成分通過負反饋網(wǎng)絡(luò)反映到電壓跟隨器的輸出。這就需要將直流分量從輸入信中隔離出來,本方案中用電容1C來實現(xiàn),避免了直流分量進入射隨器進而影響靜態(tài)工作點這一情況的發(fā)生。圖3-4阻抗變換電路當運放處于深度負反饋時,由兩輸入端的虛短可知,正、反相輸入端的電壓近似相同,故為了使直流成分反映到電壓跟隨器的輸出,需滿足1278。//RRRR●可程控固定倍率衰減本設(shè)計還配置了一個可程控固定倍率衰減網(wǎng)絡(luò),使其與100倍和10倍無源衰減網(wǎng)絡(luò)配合,滿足所要求衰減的動態(tài)范圍?？紤]到垂直檔位1-2-5步進,并結(jié)合后級信號放大電路在1mV、2mV檔位放大倍數(shù)為其他檔位時放大倍數(shù)的5倍這一增益配置,選定固定倍率衰減倍數(shù)K包括直通、2倍衰減和4倍衰減,通過374HC4052程控選擇,如圖3-5所示。圖3-5固定倍率衰減電路控制信號ctl1、ctl2和ctl3的切換由多路轉(zhuǎn)換器74HC4052實現(xiàn),依據(jù)各檔位時CD4094提供給74HC4052的不同S1S0邏輯輸入組合,控制三路切換信號中的一路導(dǎo)通,進而實現(xiàn)不同倍率的衰減。●信號放大電路在對其增益分配時,同樣要考慮一種極端情況,即是以直通形式流經(jīng)衰減網(wǎng)絡(luò)和固定倍率衰減電路時,要求把最小8mVpp的被測信號放大到1000mVpp,對應(yīng)的放大倍數(shù)能夠達到125倍。基于在寬頻帶的范圍內(nèi)實現(xiàn)更穩(wěn)定的增益的目的,這就要求放大器的放大倍數(shù)不應(yīng)太大,同時為盡可能減少級聯(lián)放大器的數(shù)目,減少系統(tǒng)噪聲和成本,本課題要設(shè)計的信號放大電路采用了兩級放大器這一結(jié)構(gòu),如圖3-6所示,包括主放大級電路和驅(qū)動級電路,他們之間采用直接耦合的級聯(lián)方式,這里必須采用直接耦合方式,其原因是對于數(shù)字存儲示波器中信號調(diào)理通1213道來說,需要傳輸直流和低頻信號,故其它方式(如電容耦合和變壓器耦合方式等都不能滿足需求。各級放大器的具體要求如下:初級放大器:放大倍數(shù)為×4.5/×22.5,完成初步放大;次級放大器:放大倍數(shù)可調(diào)節(jié),要求有較強的驅(qū)動能力;圖3-6信號放大電路初級主放大電路通過采用控制反饋電阻數(shù)值變化得到對應(yīng)的放大倍數(shù)4K為1+R1/R2倍或1+R1/R4倍,依據(jù)通道調(diào)理增益需求,并結(jié)合垂直檔位1-2-5步進的性能,設(shè)置具有5倍關(guān)系的4.5倍或22.5倍切換,當在1mV幅度檔位時,開關(guān)接點撥向2,選取22.5倍放大,開關(guān)切換由繼電器完成,受FPGA控制。電路中的C1和R3、C2和R5串聯(lián)構(gòu)成高頻補償電路。次級驅(qū)動級電路運放放大倍數(shù)5K為(189/7RRR++,結(jié)合前后級運放,調(diào)節(jié)可調(diào)電阻R9,使5K達到125/22.5=5.5倍,并固定5K保持每個幅度檔位時都不變。2mV檔位時放大倍數(shù)減半,保持兩級運放倍數(shù)不變,只需選通固定倍率衰減電路2倍衰減。其它檔位時,初級放大電路倍數(shù)切換為4.5倍,次級運放固定增益為5.5倍不變,這樣使得信號放大電路在1mV、2mV檔位放大倍數(shù)為其他檔位時放大倍數(shù)的5倍,結(jié)合衰減網(wǎng)絡(luò)和固定倍率衰減電路增益配置網(wǎng)絡(luò),完成動態(tài)范圍分配,如200mV垂直檔位時,與1mV相比放大倍數(shù)為后者的1/200,通過主放大倍數(shù)切換到4.5倍,為相應(yīng)1mV時的1/5,并選擇衰減網(wǎng)絡(luò)10倍和固定倍率4倍,達到要求的配置,其余檔位配置方法相同,參看表3-1,不再贅述。主放大級電路在完成增益配置的同時提供觸發(fā)信號給觸發(fā)電路,運算放大器選用OPA695,其是TI公司生產(chǎn)的一款高速,寬帶、電流型運算放大器,帶寬高達1.4GHz,轉(zhuǎn)換速率為4300V/us。而次級運放作為驅(qū)動級,放大倍數(shù)可調(diào)節(jié),同時通過DAC輸送控制信號V,疊加在次級運放對被測信號偏置電壓進行調(diào)節(jié),adj進而實現(xiàn)波形偏置調(diào)節(jié)。作為這一級的運放要求驅(qū)動能力非常強,對比ADI、TI及NS等幾個公司的高速放大器性能,最后選定ADI公司的AD8009,其最大輸出電流可以達到175mA,這是其它幾款器件無法相比的。在這一小節(jié)里,通過對幾個主要功能模塊的闡述,可以看出,在信號調(diào)理通道中,增益配置設(shè)計非常重要。該環(huán)節(jié)用于滿足在不同垂直檔位下,將被測信號調(diào)配到合適的范圍,以最大程度發(fā)揮ADC芯片的性能,不合理的增益配置網(wǎng)絡(luò)將會帶來整個測量系統(tǒng)分辨率和動態(tài)范圍的降級。本課題在方案設(shè)計時,結(jié)合垂直檔位1-2-5步進,綜合考量衰減網(wǎng)絡(luò)、固定倍率衰減電路和運算放大電路的配合,各個檔位的動態(tài)分配如表3-1所示。3.1.2觸發(fā)通道設(shè)計本小節(jié)就觸發(fā)源選擇電路和邊沿同步信號產(chǎn)生電路的設(shè)計分別給以介紹,至于觸發(fā)信號調(diào)理通道設(shè)計則類似于前面所述的阻抗變換網(wǎng)絡(luò),這里不再論述。觸發(fā)源選擇電路在本虛擬示波器中,涉及到觸發(fā)源有兩大類型:通道觸發(fā)和外信號觸發(fā)。通道觸發(fā)即將兩個通道(CH1、CH2輸入信號本身作為觸發(fā)源,由前面的敘述可14知,主放大級電路向觸發(fā)電路提供通道觸發(fā)信號;外信號觸發(fā)是用外接的、與輸入信號有嚴格同步關(guān)系的信號作為觸發(fā)源,當比較兩個信號的同步關(guān)系,或是輸入信號由于某些原因不適于作觸發(fā)信號時使用外觸發(fā)源。觸發(fā)源選擇通過模擬信號多路選擇器LMH6574實現(xiàn)[8],電路如圖3-7所示。依據(jù)真值表,EN與SD腳接地時,器件正常工作,觸發(fā)源CH1_SING、CH2_SING和EXT的選擇依據(jù)連接A1和A0引腳的邏輯組合,而TRG_SEL_A1和TRG_SEL_A0的電平高低同樣是由CD4094傳送,受FPGA控制。這里當選擇觸發(fā)源為外界輸入的外觸發(fā)信號時,在其到達多路選擇電路前,同樣要經(jīng)過觸發(fā)信號調(diào)理通道的調(diào)理,以得到高品質(zhì)的觸發(fā)源信號。圖3-7觸發(fā)源選擇電路觸發(fā)脈沖信號產(chǎn)生電路經(jīng)過多路選擇器輸出的觸發(fā)信號送到高速比較器和由DAC提供的觸發(fā)電平相比較,將產(chǎn)生具有兩路極性相反的正負觸發(fā)脈沖信號,并輸入到FPGA內(nèi)部處理,FPGA內(nèi)部的觸發(fā)模塊選取相應(yīng)極性的觸發(fā)脈沖并進行處理,實現(xiàn)對邊沿、脈寬等設(shè)定的觸發(fā)類型的判斷,并根據(jù)不同的觸發(fā)類型選擇采集點的位置。本設(shè)計提供的觸發(fā)類型有邊沿和脈寬兩種:邊沿觸發(fā)是最常見、最基本的觸發(fā)方式。例如采用上升沿觸發(fā),FPGA就會將輸入觸發(fā)脈沖信號每個周期的上升沿所處的時基位置作為對信號每個周期掃描時的起始點;脈寬觸發(fā)則是由用戶自己設(shè)置一個脈沖寬度,同時選擇脈寬條件在滿足大于,小于,或等于該寬度的時候產(chǎn)生一次觸發(fā)事件。以某一指定頻率的時鐘從觸發(fā)脈沖的上升沿開始計數(shù)至其下降沿到來時刻,由所得計數(shù)值得到觸發(fā)脈沖寬度,將其與設(shè)置的脈寬相比較,依據(jù)脈寬條件決定是否產(chǎn)生一次觸發(fā)。15由此可見,高質(zhì)量的觸發(fā)脈沖信號是尤為重要的,而其決定要素之一便是高速比較器,其性能直接決定了觸發(fā)質(zhì)量,若高速比較器設(shè)計不合理,則不可避免地會帶來誤觸發(fā)或觸發(fā)不穩(wěn)等狀況,以高速比較器為核心器件的觸發(fā)脈沖信號產(chǎn)生電路如圖3-8所示,這里選用的高速比較器選用ADCMP562,其有兩種模式即鎖存模式和比較模式,設(shè)計中引腳LEA、LEA懸空,使其工作于默認比較模式,輸往引腳+INA端的觸發(fā)比較電平與-INA端的觸發(fā)源信號比較以產(chǎn)生觸發(fā)脈沖信號。_VDDCMP為邏輯電源,取值范圍2.5V~5.0V。圖中LM431具有ANODE引腳比REF引腳低2.5V的特性,DAC輸出的TRG電壓為正,而通道中觸發(fā)調(diào)節(jié)電平可能出現(xiàn)需求為負的情況,此時應(yīng)用此電路可以產(chǎn)生負電壓。圖3-8觸發(fā)脈沖信號產(chǎn)生電路3.2數(shù)據(jù)采集及處理系統(tǒng)設(shè)計待測的模擬信號經(jīng)過前端通道的調(diào)理,不失真地輸送至數(shù)據(jù)采集電路,通過模數(shù)轉(zhuǎn)換器轉(zhuǎn)完成對信號的采樣和量化,換成相應(yīng)的在時間和幅度上都是離散的數(shù)字信號。ADC將并行交替采樣得到的數(shù)據(jù)及數(shù)據(jù)同步時鐘送到FPGA,同時觸發(fā)信號也送入FPGA,FPGA接收并存儲采集到的數(shù)據(jù),進行初步處理,送入DSP做進一步的數(shù)據(jù)處理。3.2.1關(guān)鍵器件的選型由上所述,決定采集及處理系統(tǒng)性能的關(guān)鍵器件主要有ADC、FPGA和DSP?；诒菊n題的商業(yè)性質(zhì),要在重點考慮指標性能的基礎(chǔ)上充分考慮其經(jīng)濟效益,對涉及到的芯片做深入地對比研究,綜合考量,最終選取性價比較高的器件,下1617面就對上述的芯片選型分別給予介紹。3.2.1.1ADC的選型ADC是數(shù)據(jù)采集電路中的一個核心器件,決定了示波器的采樣率這一關(guān)鍵指標。本課題要實現(xiàn)1GSPS的采樣率,在方案論證過程中,經(jīng)過綜合分析決定采用4片單路250MSPSADC并行交替采樣實現(xiàn)這一并行采集方案(并行交替采樣技術(shù)在下面的小節(jié)有具體詳述。在此思路下,選用CADEKA微電路公司的CDK1301,該芯片有以下主要性能指標及特性[9]:?分辨率:8bit?最高轉(zhuǎn)換速度:250MSPS?模擬帶寬:滿功率輸入帶寬350MHz?單電源供電:模擬部分與數(shù)字部分均為5V,供電時只需要將兩部分用電感隔開即可;?功耗:正常工作典型值為425mW,等待模式下功耗為24mW?輸出格式:數(shù)字輸出+3.0V/+5.0V(LVCMOS兼容?模擬信號輸入電壓范圍:1Vpp/每通道?輸出數(shù)據(jù)有多路拼合模式CDK1301采用先進的BiCMOS工藝,為CDK1300增強版本,提供更好的線性和動態(tài)性能,其結(jié)構(gòu)框圖如圖3-9所示。77&ResetVINVINVCM圖3-9CDK1301結(jié)構(gòu)框圖該模數(shù)轉(zhuǎn)換器模擬輸入可工作在單端或差分輸入模式,本設(shè)計采用單端輸入。芯片內(nèi)部包含了一個參考電源和采樣保持電路。單端模式時,不需要外接參考電壓或者是驅(qū)動器件,芯片本身提供一個2.5V的共模內(nèi)部參考電壓,簡化了外圍組件。參考電源的作用是為ADC器件的采樣量化工作提供了一個基準,多片ADC拼合時要盡可能保證各片ADC的參考電源的一致性。CDK1301有并行雙通道輸出、交替雙通道輸出和單通道數(shù)據(jù)輸出三種輸出模式可供用戶靈活的選擇,其模式通過引腳DMODE1和DMODE2的值來設(shè)定。當DMODE1=0,DMODE2=0時,為并行雙通道輸出。當DMODE1=0,DMODE2=1時,為交替雙通道輸出。當DMODE1=1時,為單通道數(shù)據(jù)輸出模式。本設(shè)計選擇雙通道輸出模式,在設(shè)計外圍電路時,使DMODE1與地相連,一直置為低電平,而DMODE2通過一個0歐電阻與地相連,當要并行輸出時,0歐電阻需焊接,當要交替輸出時,去掉0歐電阻即可。3.2.1.2FPGA的選型作為ASIC領(lǐng)域中的一種半定制電路芯片,FPGA是在PAL、GAL、EPLD、CPLD等可編程器件的基礎(chǔ)上進一步發(fā)展起來的,既解決了定制電路的不足,又克服了原有可編程器件門電路數(shù)有限的缺點。目前大多數(shù)的FPGA都采用了基于SRAM工藝的查找表結(jié)構(gòu),這樣的FPGA不具備非易失特性,其內(nèi)部邏輯配置在斷電后將丟失,FPGA恢復(fù)為白片。所以需要外接一個片外存儲器以保存程序,本設(shè)計采用一片F(xiàn)LASH(M25P20配置FPGA。每次上電時,FPGA將FLASH中的數(shù)據(jù)讀入片內(nèi)RAM,完成配置后,進入工作狀態(tài)[10]。在本設(shè)計中FPGA主要實現(xiàn)對采樣輸出的數(shù)據(jù)的接收緩存與處理,以及采集控制和通道控制等功能,因此選擇合適的FPGA對整個系統(tǒng)性能的設(shè)計實現(xiàn)有重要影響。目前,FPGA的主要廠家有Altera、Xilinx和Lattice等。在綜合考慮了FPGA管腳數(shù)量、內(nèi)部邏輯資源、功耗、運行速率、I/O口數(shù)量、片內(nèi)存儲器、封裝以及價格等因素,選用Xilinx公司Spatan3A系列的FPGA。此系列的芯片具有以下的主要特性:?采用90nm工藝,密度高達74880邏輯單元?領(lǐng)先的連接功能平臺,具有最廣泛的I/O標準支持?5個器件,具有多達1.4×610個的系統(tǒng)門和502個I/O?工作時鐘范圍5~320MHz18?靈活的功耗管理?利用獨特的DeviceDNA序列號實現(xiàn)的業(yè)內(nèi)首個功能強大的防克隆安全特性具體型號有XC3S50A、XC3S200A、XC3S400A、XC3S700A和XC3S1400A,本方案選用XC3S200A芯片,該型號FPGA系統(tǒng)門數(shù)20萬,內(nèi)部有4032個等效邏輯單元,4個DCM資源,316Kbits的RAM,248個可用I/O口,且價格低廉,具有較高的性價比[11]。3.2.1.3DSP的選型在本設(shè)計中,數(shù)據(jù)采集后數(shù)字信號的處理是系統(tǒng)設(shè)計的一個關(guān)鍵,前面已經(jīng)提及,在方案確定時沒有采取將采集后的數(shù)字信號直接交由上位機處理,而是首先傳送給數(shù)字信號處理器,DSP芯片基于預(yù)先設(shè)置的算法對數(shù)字信號進行處理,然后傳送結(jié)果至上位機。這里采用專用的DSP芯片這一信號處理方案,結(jié)合了系統(tǒng)實際性能需求,實時快速地實現(xiàn)各種數(shù)字信號處理算法。DSP作為整個系統(tǒng)的控制和數(shù)據(jù)處理中心,主要完成通道控制、數(shù)據(jù)采集控制及對采集后數(shù)據(jù)的處理和運算,同時虛擬面板的菜單、界面也由它來設(shè)計。其處理速度高,實時地完成位圖處理、波形處理、數(shù)字濾波、插值及FFT運算等等。而若直接采用由上位機處理數(shù)字信號的方案,USB接口電路只是簡單地起著數(shù)據(jù)中轉(zhuǎn)傳輸作用,不可避免地增加接口的通信壓力,并且一個不容忽視的客觀條件是USB接口芯片本身傳輸速率不高,無法滿足系統(tǒng)準實時性的要求,基于此,在設(shè)計中采用DSP先行處理顯得很有必要。通過上面介紹,了解了DSP在本系統(tǒng)的重要作用,接下來選擇一款合適的DSP芯片也是一個非常重要的環(huán)節(jié)。DSP芯片即數(shù)字信號處理器,由于采用特殊的軟硬件結(jié)構(gòu),是一種特別適合于進行數(shù)字信號處理運算的微處理器。在選擇DSP芯片時,主要考慮其運算速度、硬件資源、開發(fā)工具、功耗、價格以及封裝等因素。目前,主要有TI公司,ADI公司和Motorola等公司在進行DSP產(chǎn)品的開發(fā)。本方案選用美國ADI公司Blackfin系列的ADSP-BF531。該芯片融合了ADI公司和Intel公司聯(lián)合開發(fā)的的微信號架構(gòu)(MicroSignalArchitecture,MSA,為16位定點DSP。ADSP-BF531具有高達400MHz高性能Blackfin處理器,2個40位ALU,2個16位MAC,4個8位視頻ALU,以及1個40位移位器;RISC式寄存器和指令模型,編程簡單,編譯環(huán)境友好,有先進的調(diào)試、跟蹤和性能監(jiān)視DD1920指令SRAM/Cache、16KBytes指令SRAM、16KBytes數(shù)據(jù)SRAM/Cache、4KBytes存放中間結(jié)果的SRAM;存儲器控制器可與SDRAM、SRAM、Flash和ROM無縫連接;靈活的存儲器引導(dǎo)模式,可以選擇從SPI口或外部存儲器導(dǎo)入[12]。上述小節(jié)詳細介紹了幾個關(guān)鍵器件及其選型,只有選定了芯片才能進一步設(shè)計外圍電路及系統(tǒng)的其他電路?？偟膩碚f,芯片的選型很重要,選擇的正確與否直接關(guān)系到我們設(shè)計方案的能否順利實現(xiàn)及系統(tǒng)整體性能的優(yōu)越,這就要求在設(shè)計的論證階段做深入的調(diào)查研究,掌握更多的相關(guān)資料,才能選取合適的同時性價較高的硬件。3.2.2并行采集電路3.2.2.1數(shù)據(jù)采集原理在進行并行采樣的設(shè)計之前,了解采樣、量化理論的知識是必要的。對模擬信號(xt,按一定的時間間隔sT抽取相應(yīng)的瞬時值(即離散化,這個過程稱為采樣。(xt經(jīng)過采樣后變換為幅值連續(xù)但時間上離散的采樣信號(ssxnT,以某最小數(shù)量單位q的整數(shù)倍度量(ssxnT,這個量化過程后,采樣信號變換為量化信號(qsxnT。然后對其進行編碼,得到時間和幅值都離散的數(shù)字信號(xn。前面簡單敘述的就是一個完整的從模擬信號到數(shù)字信號的轉(zhuǎn)換變化的過程,可用圖3-10表示。q(xt(ssxnT(qsxnT(xn圖3-10模數(shù)轉(zhuǎn)換當用離散的時間間隔即采樣周期sT對一個連續(xù)信號進行采樣時,必須仔細地對其選擇,以確保高精度地復(fù)現(xiàn)原模擬信號。怎樣選擇采樣周期才算合適呢?采樣定理給我們提供了基本的依據(jù)。所謂采樣定理,就是根據(jù)信號的頻譜結(jié)構(gòu),從21理論上闡明要準確地恢復(fù)原信號,信號的最高頻率與采樣頻率之間的關(guān)系,也就是原信號點與采樣點之間所遵循的規(guī)律。其具體內(nèi)容是,一個最高頻率為maxf的時間連續(xù)信號,可以唯一地由一系列時間間隔不大于max1/(2f的均勻采樣值確定,即這個帶限信號的采樣率至少為其最高頻率的兩倍。當采樣率正好為信號最高頻率的兩倍時,稱為等采樣,其采樣率稱為等采樣率或者Nyquist采樣率[13]。采樣函數(shù)是周期沖激函數(shù)(pt:∑+∞∞--=((nTsttpδ(3-1所以對(xt用采樣頻率Sf抽樣后得到抽樣信號可表示為:∑+∞∞--=(((nTsttxntxδ(3-2(xt的傅立葉變換為(Xw,根據(jù)傅立葉變換的性質(zhì):00((jwtextXww?-(3-3(Sxt的傅立葉變換(SXw可表示為:∑+∞-∞=-=nsSSnwwXTwX(1((3-4式中,22SSSwfTππ==,0,n=±1,±2,±…。由此可見,抽樣信號的頻譜是原信號的頻譜之頻移的多個疊加?？梢娭灰獫M足條件2SHww≥或2SHff≥,這樣就不會出現(xiàn)頻譜混疊,經(jīng)過截止頻率為Hf的低通濾波器就能完全恢復(fù)出信號。理論上,采樣信號頻率最少是信號相應(yīng)頻譜最高頻率的兩倍就可以恢復(fù)原來的模擬信號了,但由經(jīng)驗,通常認為每周期最小要十個采樣點才能給出足夠的信號細節(jié),在有些情況下,對信號的細節(jié)要求低一些,這時每周期取五個樣點可能就足以給出有關(guān)信號的特性。對于用來研究信號的示波器來說,不僅要求正確地表示信號頻率,并且還要求準確地表示信號波形的幅度,基于此,示波器的采樣率一般至少比信號頻率高五至十倍[14]。3.2.2.2并行采樣本系統(tǒng)設(shè)計要求最高實時采樣率1GSPS,要實現(xiàn)這一數(shù)據(jù)采集系統(tǒng)中最關(guān)心的性能指標,關(guān)鍵是依賴于核心芯片ADC的選擇及由此確定的實施方案。有兩種設(shè)計思路:1、利用單片高速ADC芯片。這是最容易也最有保障的實現(xiàn)方法,優(yōu)點較為顯著,如可以節(jié)省主板PCB的空間、降低系統(tǒng)的功耗、簡化外圍電路的配置及縮短產(chǎn)品的研發(fā)等,且接口和調(diào)試都很方便,更為重要的是不存在拼合采樣時因時鐘相移所帶來的采樣偏差和增益誤差等問題;但其缺點就現(xiàn)實情況下卻顯得更為突出,目前,采樣率為1GSPS的ADC芯片有MAXIM公司的MAX104,NATIONALSEMICONDUCTOR公司的ADC08D1000,ATMEL公司的TS8388B等,像這樣的高速ADC(包括500MSPS的ADC的只有國外的廠商才有技術(shù)生產(chǎn),價格都比較昂貴,且更為嚴峻的情況是,國外在相關(guān)高端技術(shù)上對我國實施封鎖禁運等限制,使得高端ADC的供貨渠道很容易出現(xiàn)不穩(wěn)定因素。高采樣率的ADC必然帶來高速率的采樣數(shù)據(jù),這就給后面的接口電路和數(shù)據(jù)存儲及處理的設(shè)計帶來了難度。綜合種種因素,此種方案并不可取。2、采用多片低速ADC并行采樣實現(xiàn)。例如,本設(shè)計就可以采用4片最高轉(zhuǎn)換速度為250MSPS的ADC芯片,通過并行采樣技術(shù)實現(xiàn)1GSPS的采樣率。該方式在涉及實現(xiàn)高采樣率的相關(guān)工程設(shè)計領(lǐng)域被廣泛應(yīng)用,只是由于ADC數(shù)量的增多引入的如何處理多個ADC之間的增益、偏移、帶寬的匹配及多時鐘之間的偏差,如何處理多時鐘域數(shù)據(jù)流同步等技術(shù)問題還需要進一步研究。多片低采樣率ADC相對價格便宜,有效降低系統(tǒng)成本,ADC工作在技術(shù)指標范圍內(nèi),用于并行時間交替采樣對性能的損失也較小,使整機的設(shè)計性價比較高。同時,后端對并行采樣的校正也比較方便,校正速度也容易滿足示波器的實時性要求,實用性更強。故結(jié)合系統(tǒng)的設(shè)計性能、數(shù)據(jù)存儲、研發(fā)平臺以及綜合成本等因素,在本系統(tǒng)中選用這一思路。此外,這種并行采樣技術(shù)的研究對于實現(xiàn)更多通道、更高采樣率具有很高的價值。下面將對并行采樣技術(shù)給予介紹。利用多片ADC拼合的并行采樣技術(shù)可以采用兩種方式來實現(xiàn):一種是基于延遲線的采樣方式,即是將被采集的模擬信號直接輸入系統(tǒng)的一個通道,同時,將該信號依次延時ADC轉(zhuǎn)換器采樣周期T的1N時間逐一送達另外的(1N個通道。在該方式下,各通道ADC的采樣時鐘完全相同,最后重組ADC量化后的數(shù)據(jù),便實現(xiàn)了系統(tǒng)采樣率的提高。這個采樣率的提高只是在理想情況下才有意義,緣于難以精確控制輸入信號的時延,特別在通道非常多的情況下就更不容易實現(xiàn)了。基于此,目前我們主要采用另一種方式,即并行時間交替采樣的方式,這一方式的關(guān)鍵是產(chǎn)生多個有一定相位差的采樣時鐘信號,用時鐘控制多個ADC按一定的時間間隔輪流采樣。將被測信號同時送往多個通道,ADC轉(zhuǎn)換器在不同相位的時鐘驅(qū)動下采樣,整個系統(tǒng)的采樣率為多片ADC采樣率的總和。圖3-11為并行時間交替采樣構(gòu)成的數(shù)據(jù)采集系統(tǒng),這里共有M片ADC拼合。2223圖3-11并行時間交替采樣原理結(jié)構(gòu)圖由圖可以看到,被采集的模擬信號X(t在同一時刻到達M片相同ADC的輸入端。這里每片ADC的采樣率都為sf,采樣間隔為1sTf=,那么由前面的敘述,這M片ADC將按照各自的采樣時鐘工作,且任意相鄰兩片按一定的時間間隔輪流采樣,這個間隔值應(yīng)為單片ADC采樣間隔的1/M,多相時鐘需要產(chǎn)生M個頻率為sf的時鐘信號,并且它們的相位依次相差360/M度,最終整個系統(tǒng)的采樣率為M片ADC采樣率的總和,等于sMf[15]。3.2.2.3ADC并行采樣的實現(xiàn)本系統(tǒng)采用四片ADC芯片CDK1301做并行時間交替采樣,工作于數(shù)據(jù)拼和方式時,其兩個數(shù)據(jù)輸出通道時序如圖3-12所示。圖3-12CDK1301工作時序圖24待測的模擬信號經(jīng)由BNC輸入,信號調(diào)理通道首先對其逐級調(diào)理使其不失真并滿足ADC的輸入電壓峰峰值要求,然后通過等長度布線送入各ADC的VIN。在對單/雙路模擬信號的并行時間交替采樣時,送到四片ADC的采樣時鐘分別為4路90°相差時鐘或兩組180°相差時鐘。高速ADC對采樣時鐘的質(zhì)量非常敏感,為了降低相移間隔誤差,ADC時鐘采取差分輸入的方式,使輸送給四片ADC的路徑延時盡可能一致,提供給每片ADC的一對采樣時鐘分別連接至芯片的CLK+、CLK-。轉(zhuǎn)換后的各路數(shù)據(jù)通過每片模數(shù)轉(zhuǎn)換器自帶的數(shù)據(jù)輸出同步時鐘,利用固定的相移間隔關(guān)系來實現(xiàn)交替拼接在一起,從而使整個系統(tǒng)的采樣率為每片ADC采樣率之和。本設(shè)計是四路s250fMHz=的采樣時鐘,故整個系統(tǒng)采樣頻率就能達到最高s41000fMHz=即1GHz,參看圖3-13。圖3-134片ADC并行采樣實現(xiàn)采用多片ADC并行時間交替采樣,縮短了ADC的采樣間隔,大大提高了系統(tǒng)采樣率。整個系統(tǒng)好似一片A/D以更高的采樣率在工作,而我們的設(shè)計卻比采用單片的方案節(jié)省了大量成本,以較少的投入取得了同樣的功能,具有良好的社會效益和經(jīng)濟效益。但也應(yīng)注意的是,這樣的設(shè)計方案必將引入通道失配誤差情況的發(fā)生,因為每個模數(shù)轉(zhuǎn)換器的工作性能不可能完全一樣,且同時存在布局布線等其他影響因素,使得不可能提供時間間隔完全均勻的采樣時鐘給不同ADC芯片,這就不可避免地會降低了A/D的采樣性能,進而影響到系統(tǒng)的整機性能品質(zhì)。通道失配誤差主要有偏置誤差、增益誤差和時間誤差三種。設(shè)計中應(yīng)該充分考慮這些誤差,采取對應(yīng)措施將其影響降低到最小,以提高整個并行采樣系統(tǒng)的性能。時鐘在數(shù)字系統(tǒng)中的地位十分重要,它的質(zhì)量直接影響整個數(shù)字電路邏輯的正確性以及整個電路的性能。在本設(shè)計中ADC的工作性能的優(yōu)越與否和數(shù)據(jù)拼合質(zhì)量好壞取決于采樣時鐘,故設(shè)計一個低抖動、高性能的多相采樣時鐘非常關(guān)鍵,直觀的想法是可以用專門的鎖相環(huán)芯片來產(chǎn)生,但這樣就會增加PCB主板的面積,基于虛擬示波器要體現(xiàn)出便攜式和體積小的趨勢和成本的考慮,不采用此方案,而是充分利用我們選定的Spartan-3A中的時鐘資源,基于FPGA內(nèi)部集成鎖相環(huán),通過對外部單端輸入時鐘進行時鐘倍頻調(diào)相等產(chǎn)生高精度、低抖動和低相位偏差的四路250MHz的移相時鐘,滿足四片ADC并行交替時間采樣對多相時鐘的需求。該方案還可以用來借鑒以實現(xiàn)更高速的等效時鐘,為并行采集系統(tǒng)的高速、高精度的多相時鐘設(shè)計提供了一種參考和有效的解決方案。FPGA芯片時鐘資源主要包括樹狀結(jié)構(gòu)的全局時鐘布線資源和時鐘管理器。下面主要介紹一下全局時鐘資源和數(shù)字時鐘管理模塊[10]。全局時鐘資源在Xilinx系列FPGA產(chǎn)品中,其全局時鐘設(shè)計了專用時鐘緩沖與驅(qū)動結(jié)構(gòu),時鐘信號通過全局時鐘網(wǎng)絡(luò)(一種全局布線資源可到達芯片內(nèi)部任何一個邏輯單元,包括可配置邏輯單元(CLB和I/O管腳等,且時延和抖動都最小。XC3S200A芯片具有8個全局時鐘網(wǎng)絡(luò),其時鐘驅(qū)動緩沖在芯片的頂部和底部各4個,可驅(qū)動芯片內(nèi)部所有邏輯模塊。芯片中還具有一組局部時鐘網(wǎng)絡(luò),其獨立于全局時鐘網(wǎng)絡(luò),局部時鐘在其相應(yīng)的時鐘區(qū)域內(nèi)性能基本等效于全局時鐘,局部時鐘當然也可以來自于區(qū)域以外的時鐘網(wǎng)絡(luò),只是性能較弱,僅能驅(qū)動相鄰區(qū)域的邏輯。XC3S200A作為一種中低端應(yīng)用的芯片提供16個全局時鐘端口和4個數(shù)字時鐘管理模塊(DCM。通過相關(guān)的器件原語調(diào)用全局時鐘,常用的有全局時鐘緩沖(IBUFG、差分全局時鐘緩沖(IBUFGDS、全局緩沖(BUFG、帶時鐘使能信號的全局緩沖(BUFGCE、全局時鐘緩沖復(fù)用(BUFGMUX和數(shù)字時鐘管理單元(DCM25等。IBUFG是首級全局緩沖,與專用全局時鐘輸入管腳相連接。從全局時鐘管腳輸入的所有信號必須經(jīng)過IBUFG單元,否則的話在布局布線時將會報錯。IBUFGDS為IBUFG的差分形式,若信號從一對差分全局時鐘管腳輸入,則此時必須選擇使用IBUFGDS作為全局時鐘輸入緩沖,轉(zhuǎn)換差分時鐘信號為單端時鐘供內(nèi)部使用。BUFG作為全局緩沖,具有一個時鐘輸入和一個時鐘輸出,其輸入是IBUFG的輸出或是內(nèi)部邏輯產(chǎn)生的信號,BUFG的輸出到達FPGA內(nèi)部邏輯各個邏輯單元的時鐘延遲和抖動最小。BUFGCE是帶有時鐘使能端的全局時鐘緩存。BUFGMUX有兩個時鐘輸入I0和I1,一條選擇控制線S,一個時鐘輸出端。當S為低電平時,輸出時鐘為I0,為高電平時輸出為I1。DCM模塊在下面詳細介紹。數(shù)字時鐘管理模塊數(shù)字時鐘管理模塊(DigitalClockManager,DCM是基于數(shù)字延遲鎖相環(huán)(DelayLockedLoop,DLL構(gòu)成的一種綜合的時鐘管理器,DLL可以完成時鐘高精度、低抖動的倍頻和分頻,以及占空比調(diào)整和移相等功能,典型的DLL模塊如圖3-14所示。圖3-14典型的DLL模塊示意圖DLL主要包含延遲單元和控制邏輯,延遲單元即分立的小型緩沖器,其對CLKIN產(chǎn)生一個延時,時鐘分布網(wǎng)絡(luò)將該時鐘傳送到所有內(nèi)部寄存器和時鐘反饋CLKFB引腳?？刂七壿嫲粋€相位檢測器和一個延遲線選擇器。相位檢測器將輸入的時鐘信號(CLKIN與一個反饋輸入(CLKFB進行比較,然后控制延遲線選擇器,調(diào)整延遲線參數(shù),對輸入時鐘不停的插入延時,直到CLKIN與CLKFB重合,鎖定環(huán)路進入“鎖定”狀態(tài),使輸入時鐘和反饋時鐘保持同步,從而可以控制相位偏移。除了DLL,DCM還包括數(shù)字頻率合成器(DigitalFrequencySynthesizer,DFS、移相器(PhaseShifter,PS和狀態(tài)指示邏輯(Status26Logic,SL三個組成部分,DCM結(jié)構(gòu)圖如圖3-15所示。圖3-15DCM功能塊和相應(yīng)的信號由圖可以看到,DFS有CLKFX和CLKFX180兩路輸出信號。CLKFX和CLKFX180提供對輸入時鐘分頻或倍頻后獲得的輸出頻率,即DFS可以為系統(tǒng)產(chǎn)生豐富的頻率合成時鐘信號。CLKFX輸出時鐘提供一個具有以下頻率定義的時鐘:CLKFX頻率=(CLKFX_MULTIPLY/CLKFX_DIVIDE×CLKIN頻率(3-5本設(shè)計中CLKIN頻率是PCB上外部100MHz晶振提供,取CLKFX_MULTIPLY=5,CLKFX_DIVIDE=2,就得到了2.5倍頻即輸出為250MHz的采樣時鐘,且輸出CLKFX始終有百分之五十的占空比,而CLKFX180輸出時鐘與CLKFX同頻率,只是相比于CLKFX是180°相移后的時鐘。DCM的移相器提供粗調(diào)和細調(diào)兩種時鐘相移。相移粗調(diào)通過對CLK0進行90°、180°和270°相移分別得到CLK90、CLK180和CLK270,這里需要指出的是,CLK0輸出時鐘提供一個與本DCM的輸入時鐘CLKIN頻率相同的時鐘即所以CLK0、90°、180°和270°輸出依次相對移相1/4個輸入時鐘周期。結(jié)合以上兩圖可知粗調(diào)相移時鐘產(chǎn)生于DLL的的延遲單元。至于相位細調(diào),其對相位的控制可以達到35ps的精度,具體不在這里詳述。狀態(tài)指示邏輯SL則通過端口LOCKED和STATUS的狀態(tài)表明DCM的當前工作信息。綜合前面的分析,此方案中需要2.5倍頻后輸出250MHz的時鐘,也只有27CLKFX和及其反相位CLKFX180的輸出才可以實現(xiàn),而四片ADC拼合采樣需要4路90°相位差時鐘,單個DCM只能產(chǎn)生兩路相位差180°的輸出時鐘,所以系統(tǒng)需要采用兩個DCM級聯(lián)的方式,又XC3S200A芯片具有4個DCM,滿足設(shè)計上的數(shù)量需求。時鐘管理器(DCM能夠通過配置選擇輸入時鐘來自芯片外部時鐘或是片內(nèi)信號,可用于級聯(lián)工作的方式。DCM1配置為外部時鐘輸入模式,將晶振產(chǎn)生的100MHz時鐘倍頻到250MHz;DCM2配置為內(nèi)部信號輸入模式,接收DCM1的輸出時鐘然后進行移相處理。就全局時鐘的使用方法而言,這里我們采用的是IBUFG+DCM+BUFG的組合方式,此種使用方法最靈活,對全局時鐘的控制也更加有效。FPGA中DCM時鐘電路設(shè)計如圖3-16所示,后端的BUFGMUX用于采樣時鐘的切換,使系統(tǒng)能夠根據(jù)單通道1GSPS或是雙通道500MSPS采樣率的并行數(shù)據(jù)采集的需求,在控制信號的作用下,控制端S同時選擇兩個全局時鐘緩沖輸出時鐘分別為90度CLK0和270度CLK0,或同時兩個輸出為0度CLK0和180度CLK0,配合CLK0和CLK180的輸出,實現(xiàn)實時切換選擇4路90°相位差的時鐘或是兩組180°相位差的時鐘。圖3-16多相時鐘電路設(shè)計3.2.4數(shù)據(jù)并行存儲在小于500ns的快速時基檔位下,四片ADC并行時間交替采樣,即工作于數(shù)據(jù)拼和方式,此時前端采集數(shù)據(jù)為跨時鐘域的分相數(shù)據(jù)流,分別同步于各個不同相位的數(shù)據(jù)輸出同步時鐘。為保證多路數(shù)據(jù)在統(tǒng)一的觸發(fā)系統(tǒng)下正常工作及數(shù)據(jù)拼合先后順序正確,需要將多路數(shù)據(jù)同步到相同的時鐘域。鑒于DSP的數(shù)據(jù)處理28能力和ADC輸出的高速數(shù)據(jù)流不匹配等因素,這里需要將每次采集的數(shù)據(jù)存入緩存器,然后送往DSP再現(xiàn)被測信號并進行處理[16]。3.2.4.1數(shù)據(jù)同步ADC芯片并行輸出時,輸出數(shù)據(jù)流分為PORTA和PORTB兩相,并分別伴隨輸出數(shù)據(jù)同步時鐘DCO+和DCO-,其頻率為采樣時鐘的1/2即125MHz,相位差為180度。拼合時,并行數(shù)據(jù)采集系統(tǒng)的4片CDK1301輸出4組8路不同相位的信號,分別同步于各相對應(yīng)的輸出數(shù)據(jù)同步時鐘?？紤]到信號在跨時鐘域時,亞穩(wěn)態(tài)(數(shù)據(jù)狀態(tài)不穩(wěn)定難于避免,同時為了確定拼合數(shù)據(jù)的先后順序,必須將ADC輸出數(shù)據(jù)進行同步。下面就跨時鐘域同步方法選取兩種做一簡單對比選擇。一種可以用后級時鐘對前級數(shù)據(jù)做兩次寄存器采樣,也稱打兩拍。這種將信號兩級同步的方法,一般可以有效防止亞穩(wěn)態(tài)的傳播,把其減小到可以忽略的程度,但若在多個信號跨時鐘同步時應(yīng)用此方法,則會因各個信號延遲的不一致而造成數(shù)據(jù)流到達后級時細微的不同步,若傳播路徑中各數(shù)據(jù)間的這一暫態(tài)情況被后級時鐘采樣到,則會帶來嚴重錯誤,故此方法僅適用于單個信號的時鐘域傳遞問題。我們還可以采用異步FIFO同步的方法,FIFO其英文全稱是FirstInFirstOut,含義為先進先出存儲器,先進入存儲器的數(shù)據(jù)先輸出,后進入存儲器的數(shù)據(jù)后輸出。它是一種典型的緩存器,具有兩個獨立的端口,一個端口只寫數(shù)據(jù)而另一個端口只讀數(shù)據(jù),并且可以同時對存儲空間進行讀寫。其讀寫狀態(tài)操作依據(jù)“滿(FULL”和“空(EMPTY”的指示信號,當FULL信號有效時(一般為高電平,就不能再寫入數(shù)據(jù)至FIFO中,否則將造成數(shù)據(jù)丟失。當EMPTY信號有效時(一般為高電平,就不能再從FIFO中讀取數(shù)據(jù),此時輸出端口處于高阻態(tài)。此外,FIFO不具有地址線,便于電路的連接,省去了尋址時間,控制簡單。基于以上所述,使它的讀取速度體現(xiàn)出比一般存儲器要快很多的優(yōu)點,特別是在高速采樣時,能夠滿足對存儲器快速讀寫的要求,FIFO在高性能、低功耗、快速數(shù)據(jù)處理系統(tǒng)中發(fā)揮越來越重要的作用。FIFO有現(xiàn)成的集成芯片,但在本設(shè)計中,限于系統(tǒng)主板尺寸并為了節(jié)省成本,我們沒有采用FIFO芯片,加之XC3S200A中共有36Kbyte大小的RAM資源,結(jié)合系統(tǒng)存儲深度的設(shè)計要求,利用FPGA內(nèi)部自帶的RAM資源在FPGA中調(diào)用生成內(nèi)部FIFO,完全可以滿足要求,其中異步FIFO用于前級同步,同步FIFO用于后級緩存。Xilinx開發(fā)平臺ISE里提供了免費的FIFO設(shè)計IP核,可以幫助我們很方便地實現(xiàn)內(nèi)部定制FIFO緩存器。29異步FIFO是對RAM及其控制器的一種封裝形式,主要用來解決數(shù)據(jù)緩沖或是不同速率器件間的速率匹配問題。其同樣是通過設(shè)置讀寫控制邏輯,對有兩個獨立的端口進行讀寫操作,只是異步FIFO支持讀寫時鐘不同頻、不同相,即不同的時鐘域提供讀寫時鐘,在一個時鐘域的控制信號的作用下將數(shù)據(jù)寫入FIFO,而將數(shù)據(jù)讀出FIFO則是在另一個時鐘域的控制信號下進行。異步FIFO內(nèi)建讀寫保護邏輯,能夠防止讀寫“上溢”和“下溢”錯誤的發(fā)生,確保正確傳遞數(shù)據(jù)。本方案中輸入端口使用前級時鐘寫數(shù)據(jù),輸出端口使用后級時鐘讀數(shù)據(jù),這樣就比較方便地完成了跨時鐘域的數(shù)據(jù)同步。由于拼合時每片ADC并行輸出兩相8位數(shù)據(jù),故系統(tǒng)在FPGA中需要設(shè)計4個16bit的異步FIFO,同時考慮到此四個異步FIFO只是用來解決跨時鐘域的數(shù)據(jù)同步匹配問題,所以設(shè)計其深度可以盡可能小,以節(jié)約FPGA內(nèi)部RAM資源。而FPGA設(shè)計中只能配置大小為2n的FIFO,故這里選擇深度為4216,整體設(shè)計連接如圖3-17所示。圖3-17異步FIFO數(shù)據(jù)同步設(shè)計由圖可知前端數(shù)據(jù)采樣輸出的同步時鐘AD1_DCO、AD2_DCO、AD3_DCO和AD4_DCO依次連接4個FIFO的寫域操作的時鐘端口W_CLK,而將時鐘AD1_DCO同時接各FIFO的讀域操作的時鐘端口R_CLK,同時4個FIFO的讀使能端口R_EN接統(tǒng)一的使能信號。經(jīng)過這樣的設(shè)計以后,向4個FIFO輸入不同時鐘域的數(shù)據(jù),從FIFO中讀出的數(shù)據(jù)已經(jīng)全部是同步到AD1_DCO時鐘域下3031的數(shù)據(jù)。每一片ADC輸出的16bit數(shù)據(jù)代表兩個時間前后關(guān)系固定的一組采樣點,4組16bit的并行數(shù)據(jù)流共代表了8個采樣點,經(jīng)過同步電路后輸出8路數(shù)據(jù)的時序圖如圖3-18所示,圖中時鐘CLK即是同步時鐘AD1_DCO。16573clkdata1data2data3data4data5data6data7data8728016243240485664圖3-18同步后8路輸出數(shù)據(jù)時序圖需要指出的是,理論上4片ADC產(chǎn)生的輸出數(shù)據(jù)同步時鐘AD1_DCO、AD2_DCO、AD3_DCO和AD4_DCO4到達4個異步FIFO寫時鐘端的時間先后順序固定不變,通過前級異步FIFO處理后,每次采集數(shù)據(jù)同步后的一組采樣點間的時間先后順序固定不變,這樣就可以正確地進行數(shù)據(jù)的串行重構(gòu)。但實際上由于受器件的微小差異以及溫度變化等諸多因素的影響,4路數(shù)據(jù)同步時鐘分別送往FPGA中4個異步FIFO的時間延遲可能會具有微小差異,從而偶爾會造成下面的情況發(fā)生,某次采集過程啟動時同步時鐘AD1_DCO的上升沿第一個到達前級異步FIFO寫時