全差分共源共柵兩級(jí)課件

全差分共源共柵兩級(jí)運(yùn)放的設(shè)計(jì)預(yù)備知識(shí)CMOS技術(shù)(互補(bǔ)MOS)

當(dāng)Vb<0,Vs=0時(shí)，將有很多的空穴被吸引到襯底電極，留下大量負(fù)電荷，使耗盡層的厚度增加，而閾值電壓Vth是耗盡層電荷總數(shù)的函數(shù)，從而使得Vb越負(fù)，閾值電壓Vth越大，使得MOS器件的工作特性改變預(yù)備知識(shí)MOS管體效應(yīng)

預(yù)備知識(shí)MOS管溝道調(diào)制效應(yīng)

MOS晶體管中,柵下溝道預(yù)夾斷后、若繼續(xù)增大Vds，夾斷點(diǎn)會(huì)略向源極方向移動(dòng)。導(dǎo)致夾斷點(diǎn)到源極之間的溝道長(zhǎng)度略有減小，有效溝道電阻也就略有減小，從而使更多電子自源極漂移到夾斷點(diǎn)，導(dǎo)致在耗盡區(qū)漂移電子增多,使Id增大，這種效應(yīng)稱(chēng)為溝道長(zhǎng)度調(diào)制效應(yīng)。電路設(shè)計(jì)中是不希望Id隨Vds變化的，因此要考慮溝道調(diào)制效應(yīng)的影響。預(yù)備知識(shí)亞閾值導(dǎo)電性

分析MOSFET時(shí)，我們假設(shè)當(dāng)Vgs<Vth時(shí)器件會(huì)突然關(guān)斷。實(shí)際當(dāng)Vgs和Vth相近時(shí)，存在一個(gè)弱的反型層，并有一些源漏電流。甚至當(dāng)Vgs<Vth時(shí)，Id也不是無(wú)限小而是與Vgs成指數(shù)關(guān)系。這種效應(yīng)稱(chēng)為“亞閾值導(dǎo)通效應(yīng)”。亞閾值導(dǎo)電會(huì)導(dǎo)致較大的功率損耗。根據(jù)預(yù)期指標(biāo)的要求，設(shè)計(jì)一個(gè)全差分運(yùn)算放大器。單級(jí)的套筒式共源共柵結(jié)構(gòu)具有較高的增益，可以滿(mǎn)足本課題中對(duì)運(yùn)放高速、高精度的要求，但它嚴(yán)重限制了電路的輸出擺幅，因此，需要設(shè)計(jì)一種兩級(jí)運(yùn)放，將增益和擺幅的要求分開(kāi)處理，以來(lái)滿(mǎn)足運(yùn)放增益、功耗、建立時(shí)間、輸出擺幅、共模抑制比等各項(xiàng)指標(biāo)要求。

備選運(yùn)放結(jié)構(gòu)2.套筒式運(yùn)放套筒式共源共柵運(yùn)放與折疊式共源共柵運(yùn)放相比，套筒式運(yùn)放的電壓增益更高，更能滿(mǎn)足運(yùn)放設(shè)計(jì)對(duì)于高增益的需求。套筒式運(yùn)放的優(yōu)點(diǎn)在于，套筒式運(yùn)放的速度快，功耗低，噪聲低。但是套筒式運(yùn)放也有不足之處：套筒式運(yùn)放的輸出擺幅較低，這種結(jié)構(gòu)很難用輸入輸出短路的方式實(shí)現(xiàn)增益緩沖器，使得套筒式運(yùn)放的閉環(huán)應(yīng)用受到限制。三種運(yùn)放結(jié)構(gòu)特性對(duì)比下圖為兩級(jí)運(yùn)放拓?fù)鋱D左圖為兩級(jí)運(yùn)放拓?fù)鋱D，M1、M2、M3、M4、M5、M6、M7、M8組成第一級(jí)套筒式結(jié)構(gòu)，主要提供高增益來(lái)滿(mǎn)足設(shè)計(jì)要求。M13為尾電流管。M11、M12、M13、M14管為第二級(jí)共源結(jié)構(gòu)，提升運(yùn)放的輸出擺幅。其中Vb1、Vb2、Vb3、由偏置電路提供電壓偏置。Cc、Rc分別為補(bǔ)償電路，CL為負(fù)載電容。整個(gè)放大器要想高性能工作，偏置電路所提供偏置電壓的大小和穩(wěn)定性起到?jīng)Q定性的作用。偏置電路為放大器提供Vb1，Vb2，Vb3偏置電壓，只要為偏置電路提供合適的基準(zhǔn)電流ISink，并設(shè)置合適的寬長(zhǎng)比，就能為放大器提供合適的偏置電壓。

研究?jī)?nèi)容二.偏置電路的設(shè)計(jì)

研究?jī)?nèi)容三.共模負(fù)反饋電路的設(shè)計(jì)

在高增益放大器中，輸出共模電平對(duì)器件的特性和失配十分敏感，放大器的高增益會(huì)帶來(lái)上下電流源的不匹配，從而造成有些MOS管進(jìn)入線(xiàn)性區(qū)影響正常工作。保證電路正常工作能夠允許的共模輸入范圍也是極窄的。電路通常只在某個(gè)共模輸入點(diǎn)上才能達(dá)到所需的增益，在其它的共模輸出電平上，都因?yàn)殡娐返母咴鲆媸筂OS管進(jìn)入線(xiàn)性區(qū)而不能正常工作。所以必須利用“共模反饋”增加電路的穩(wěn)定性。

仿真分析

本次設(shè)計(jì)采用華潤(rùn)上華CSMC0.6um典型CMOS工藝模型，工作電壓5V，在CadenceSpectre下，使用tt庫(kù)進(jìn)行仿真，仿真溫度27攝氏度。本章給出了本次設(shè)計(jì)電路的仿真結(jié)果，包括靜態(tài)功耗、等效輸入噪聲分析、等效輸出噪聲分析、相頻特性分析、差分輸出擺幅分析。相頻特性分析（含米勒補(bǔ)償）A點(diǎn)為幅頻特性曲線(xiàn)的單位增益帶寬點(diǎn)，所對(duì)應(yīng)的頻率值為單位增益帶寬，由測(cè)試點(diǎn)可以看出單位增益帶寬可達(dá)22MHz，超過(guò)了設(shè)計(jì)要求的20MHz。。B點(diǎn)為整體電路的頻率響應(yīng)在單位增益帶寬處的相位裕度。由圖中坐標(biāo)可以看出，相位裕度為53°，超過(guò)了45°的相位裕度要求。相頻特性分析（不含米勒補(bǔ)償）左圖為未經(jīng)密勒電容補(bǔ)償前的相頻特性曲線(xiàn)圖，當(dāng)相位大于180°時(shí)，增益仍大于1，系統(tǒng)處于不穩(wěn)定狀態(tài)。與上頁(yè)的曲線(xiàn)相比較而言，所設(shè)計(jì)的運(yùn)放經(jīng)過(guò)密勒電容補(bǔ)償后，運(yùn)放滿(mǎn)足了系統(tǒng)穩(wěn)定條件。等效輸入噪聲等效輸入噪聲在單位增益帶寬內(nèi)，為等效輸出噪聲輸出等效噪聲在頻率小于100Hz時(shí)為

在頻率大于10k時(shí)等效輸出噪聲為差分輸出擺幅將運(yùn)放連成緩沖器形式，改變輸入源的交流成分的幅度，觀(guān)察輸出特性的變化。直到波形剛開(kāi)始發(fā)生失真時(shí)的峰峰值即為差分輸出擺幅的大小[21]。由圖觀(guān)察得知差分輸出擺幅的大小為4.28V版圖設(shè)計(jì)的考慮(1)噪聲抑制(2)寄生電容(3)閂鎖問(wèn)題(4)匹配問(wèn)題版圖設(shè)計(jì)對(duì)電路性能的影響(1)元件尺寸(2)方向(3)金屬布線(xiàn)(4)版圖設(shè)計(jì)中的熱分布問(wèn)題整體版圖的設(shè)計(jì) 由于我們電路設(shè)計(jì)和測(cè)試的一些要求，所以在作每一個(gè)電路模塊的版圖設(shè)計(jì)時(shí)都本著盡可能提高的電路性能的思想，仔細(xì)設(shè)計(jì)每一個(gè)器件的尺寸、形狀及位置等有關(guān)因素。待各個(gè)電路模塊按要求設(shè)計(jì)完畢后，進(jìn)行總體的布局布線(xiàn)。 必須要作DRC和LVS，DRC保證了版圖設(shè)計(jì)不違反工藝規(guī)則，LVS保證了版圖與電路圖的一致性，也即保證了版圖的正確性。最終，我們完成了整個(gè)版圖的設(shè)計(jì)。下圖為layout圖，芯片面積為1200×1400μm2，包括35個(gè)MOS管，2個(gè)電阻，8個(gè)電容，6個(gè)壓焊點(diǎn)。結(jié)論與展望 本文設(shè)計(jì)了一種高精度CMOS全差分運(yùn)算放大器，并詳細(xì)討論了其內(nèi)部核心單元。整體電路的版圖采用了CSMC0.5μmCMOS數(shù)?；旌瞎に嚹Ｐ蛶?kù)布版。 為了達(dá)到預(yù)期的設(shè)計(jì)目標(biāo)，在系統(tǒng)結(jié)構(gòu)方面，綜合考慮了速度、功耗和動(dòng)態(tài)特性的要求，設(shè)計(jì)了一種全差分共源共柵兩級(jí)OTA結(jié)構(gòu)，并使用了共模反饋電路來(lái)保證OTA輸出信號(hào)共模電平的穩(wěn)定。在具體的電路設(shè)計(jì)中，設(shè)計(jì)了四電容共模反饋電路，從而提高整體OTA增益、單位增益帶寬和相位裕度等指標(biāo)，保證了所設(shè)計(jì)的OT