組合邏輯電路分析仿真

------.總結(jié)資料.z組合邏輯電路的分析與仿真瑜〔**：20211105488〕〔物理與電子信息學(xué)院12級(jí)電子信息工程班，呼和浩特010022〕指導(dǎo)教師：淑琴摘要：本文是對(duì)組合邏輯電路進(jìn)展分析，分析組合電路的特點(diǎn)、功能以及表示方法，最后對(duì)組合邏輯電路的一個(gè)仿真。方法是通過對(duì)組合邏輯電路的仿真成功，實(shí)驗(yàn)是利用集成片以及現(xiàn)有的實(shí)驗(yàn)設(shè)備進(jìn)展分析，了解其特點(diǎn)、功能。從而對(duì)組合邏輯電路有一個(gè)全新的認(rèn)識(shí)。關(guān)鍵詞：組合邏輯電路；分析；仿真；功能；特點(diǎn)中圖：TN79文獻(xiàn)標(biāo)志碼：B1引言組合邏輯電路作為數(shù)字電路中兩大邏輯電路之一，在數(shù)字電路中有著重要的作用，對(duì)組合邏輯電路的分析和設(shè)計(jì)是數(shù)字電路學(xué)習(xí)過程的重點(diǎn)容。為縮短理論與實(shí)踐的距離，提高靈活應(yīng)用數(shù)字元器件的能力，組合邏輯電路通常有四步，設(shè)計(jì)完成畫出符合功能要求的邏輯圖，一般是把其轉(zhuǎn)換成TTL與非門形式的邏輯圖。然后研究用多少個(gè)，何種邏輯門、譯碼器、數(shù)據(jù)選擇器，怎么實(shí)現(xiàn)組合邏輯電路。實(shí)踐證明，只要把邏輯電路與選擇實(shí)現(xiàn)功能器件相互對(duì)應(yīng)輸入輸出的關(guān)系研判準(zhǔn)確，就能按要現(xiàn)所設(shè)計(jì)電路的邏輯功能，減少器件數(shù)目，降低本錢，提高電路的可靠性。2組合邏輯電路的特點(diǎn)組合電路是由邏輯門〔表示的數(shù)字器件〕和電子元件組成的電路，電路中沒有反應(yīng)，沒有記憶元件。組合電路任一時(shí)刻的輸出狀態(tài)僅取決于該時(shí)刻各輸入的狀態(tài)組合，而和時(shí)間變量無關(guān)。從電路構(gòu)造上看，組合電路是由常用門電路組合而成的，其中既無從輸出到輸入的反應(yīng)連接，也不包含可以存儲(chǔ)信號(hào)的信號(hào)的記憶元件。其實(shí)，門電路也是組合電路，只不過因?yàn)樗鼈兊墓δ芎碗娐窐?gòu)造都特別簡單，所以使用中僅將其當(dāng)做根本邏輯單元處理罷了。3組合邏輯電路的分析組合邏輯電路的分析：由給定的組合邏輯電路圖出發(fā)，分析其邏輯功能，求出輸出函數(shù)的邏輯作用。即求出邏輯表達(dá)式和真值表。分析方法如下：推導(dǎo)邏輯電路輸出函數(shù)的邏輯表達(dá)式并化簡。首先將邏輯圖中各個(gè)門的輸出都標(biāo)上字母，然后從輸入級(jí)開場，逐級(jí)推導(dǎo)出各個(gè)門的輸出函數(shù)；由邏輯表達(dá)式建立真值表。作真值表的方法是首先將輸入信號(hào)的所有組合列表，然后將各組合代入輸出函數(shù)得到輸出信號(hào)值；分析真值表，判斷邏輯電路的作用，說出給定電路的根本功能。分析的目的或者是為了確定輸入變量不同取值時(shí)功能是否滿足要求；或者是為了變換電路的機(jī)構(gòu)形式，例如將與或構(gòu)造變換成與非-與非構(gòu)造等；或者是為了得到輸出函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式，以便用中、大規(guī)模集成電路實(shí)現(xiàn)之；或者是為了在分析包括該電路的系統(tǒng)時(shí)，利用其功能的邏輯描述。分析一般包括四個(gè)步驟：圖1分析步驟框架圖4分析舉例4.1分析例題一個(gè)雙輸入端、雙輸出端的組合邏輯電路如下列圖所示，分析該電路的功能。圖2組合邏輯電路解：〔1〕由邏輯圖寫出邏輯表達(dá)式，并進(jìn)展化簡和變換：〔2〕列寫真值表如下：表1真值表輸入輸出ABSC0000011010101101〔3〕分析真值表可知，A,B都是0時(shí)，S為0，C也為0；當(dāng)A,B有1個(gè)為1時(shí)，S為1，C為0；當(dāng)A,B都是1時(shí)，S為0，C為1.這符合兩個(gè)1位二進(jìn)制數(shù)相加的原則，即A,B為兩個(gè)加數(shù)，S是它們的和，C是向高位的進(jìn)位。這種電路可用于實(shí)現(xiàn)兩個(gè)1位二進(jìn)制數(shù)的相加，實(shí)際上它是運(yùn)算器中的根本單元電路，稱為半加器。對(duì)于比擬簡單的組合邏輯電路，有時(shí)也可用畫波形圖的方法進(jìn)展分析。為了防止出錯(cuò)，通常是根據(jù)輸入波形，逐級(jí)畫出輸出波形，最后根據(jù)邏輯圖的輸出端與輸入端波形之間的關(guān)系確定功能。用畫波形圖的分析法對(duì)以上兩個(gè)例題的分析結(jié)果分別如下圖。圖3波形圖4.2圖4邏輯電路圖解：根據(jù)組合邏輯電路分析步驟：〔1〕圖4有四個(gè)輸入變量A、B、C、D，一個(gè)輸出變量Y；根據(jù)圖寫出Y的邏輯表達(dá)式。列出Y與A、B、C、D關(guān)系的真值表，如表由于Y的邏輯表達(dá)式不能再化簡，表2真值表〔3〕根據(jù)真值表說明組合電路功能。從表中，我們可以看出，當(dāng)輸入變量A、B、C、D中奇數(shù)個(gè)變量為邏輯1時(shí)，輸出變量Y等于1，否則Y輸出為0，所以圖中電路是輸入奇數(shù)為1校驗(yàn)器。4.3*雷達(dá)站有3部雷達(dá)A、B、C，其中A和B功率消耗相等，C的消耗功率是A的兩倍。這些雷達(dá)由兩臺(tái)發(fā)電機(jī)*、Y供電，發(fā)電機(jī)*的最大輸出功率等于雷達(dá)A的功率消耗，發(fā)電機(jī)Y的最大輸出功率是雷達(dá)A和C的功率消耗總和。要求設(shè)計(jì)一個(gè)組合邏輯電路，能夠根據(jù)各雷達(dá)的啟動(dòng)、關(guān)閉信號(hào)，以最省電的方式開、停電機(jī)。解：根據(jù)組合邏輯電路的設(shè)計(jì)步驟：〔1〕確定輸入變量個(gè)數(shù)為3個(gè)，輸出變量個(gè)數(shù)2個(gè)；〔2〕輸入變量為A、B、C，設(shè)定雷達(dá)啟動(dòng)狀態(tài)為邏輯1，雷達(dá)關(guān)閉為邏輯0；輸出變量為*、Y，設(shè)定電機(jī)開狀態(tài)為邏輯1，關(guān)狀態(tài)為邏輯0；〔3〕根據(jù)輸入與輸出變量的邏輯關(guān)系，列真值表。表3真值表〔4〕根據(jù)真值表，直接畫卡諾圖進(jìn)展化簡?？ㄖZ圖如下圖。圖5卡諾圖〔5〕寫出最簡表達(dá)式根據(jù)最簡表達(dá)式畫出邏輯電路圖6如下圖。組合邏輯電路是由組合函數(shù)實(shí)現(xiàn)的，則用來表示邏輯函數(shù)的幾種方法-真值表、卡洛圖、邏輯表達(dá)式及時(shí)間圖等，都可以用來表示組合電路的邏輯功能。-.z圖6邏輯電路圖組合邏輯電路的設(shè)計(jì)，通常以電路簡單，所用器件最少為目標(biāo)。在前面所介紹的用代數(shù)法和卡洛圖法來化簡函數(shù)，就是為了獲得最簡的形式，以便能用最少的門電路來組成邏輯電路。但是，由于在設(shè)計(jì)中普遍采用中、小規(guī)模集成電路〔一片包括數(shù)個(gè)門至數(shù)十個(gè)門〕產(chǎn)品，因此應(yīng)根據(jù)具體情況，盡可能減少所用的器件數(shù)目的種類，這樣可以使組裝好的電路構(gòu)造緊湊，到達(dá)工作可靠而且經(jīng)濟(jì)的目的。組合邏輯電路按照邏輯功能特點(diǎn)不同劃分為加法器、比擬器、編碼器、譯碼器、數(shù)據(jù)選擇器和分配器、只讀存儲(chǔ)器等；按照使用根本開關(guān)元件不同又有CMOS、TTL等類型；按照集成度不同又可分為SSI、MSI、LSI、VLSI等。在組合邏輯電路中，當(dāng)輸入信號(hào)改變狀態(tài)時(shí)，輸出端可能產(chǎn)生虛假信號(hào)，過渡干擾脈沖的現(xiàn)象就叫做競爭冒險(xiǎn)。如果負(fù)載是對(duì)脈沖信號(hào)十分敏感的電路，則就應(yīng)采取措施消除競爭冒險(xiǎn)。任何一個(gè)門電路只要有兩個(gè)輸入信號(hào)用時(shí)向相反方向變化，其輸出端就可能產(chǎn)生干擾脈沖。檢查一個(gè)組合電路中是否存在競爭冒險(xiǎn)，有多種方法，其中最直觀的方法就是逐級(jí)列出電路的真值表，并找出那些門的輸入信號(hào)會(huì)產(chǎn)生競爭〔一個(gè)從0變?yōu)?，而另一個(gè)同時(shí)從1變?yōu)?，然后判斷是否會(huì)在整個(gè)電路的輸出端產(chǎn)生干擾脈沖。如果可能產(chǎn)生則有競爭冒險(xiǎn)，否則就沒有〕在有競爭冒險(xiǎn)存在的情況下，而負(fù)載又是對(duì)脈沖敏感的電路，則就應(yīng)設(shè)法消除。消除競爭冒險(xiǎn)的幾種方法：引入封鎖脈沖、引入選通脈沖、接入濾波電容、修改邏輯設(shè)計(jì)，增加冗余項(xiàng)。在這四種方法中前兩種方法比擬簡單，而且不增加器件數(shù)目。但它們有一個(gè)共同的局限性，這就是必須找到一個(gè)封鎖脈沖或選通脈沖，而且對(duì)這個(gè)脈沖的寬度和產(chǎn)生的時(shí)間是有嚴(yán)格要求的。接入濾波電容的方法同樣也具有簡單易行的優(yōu)點(diǎn)，它的缺點(diǎn)是導(dǎo)致輸出波形的邊沿變壞，這在有些情況下是不可取的。至于修改邏輯設(shè)計(jì)的方法，如果運(yùn)用得當(dāng)，有時(shí)可以收到最理想的結(jié)果。5組合邏輯電路的VHDL描述及其仿真5.13線-8線譯碼器的VHDL描述LIBRARYIEEE；USEIEEE,STD_LOGIC_1164,ALL；ENTITYdecoder38ISPOTR(a：INSTD_LOGIC_VECTOR(2DOWNTO0)；Y：OUTSTD_LOGIC_VECTOR(7DOWNTO0))；ENDdecoder38；ARCHITECTUREoneOFdecoder38ISBEGINPROCESS(a)BEGINCASEaISWHEN"000"=>y<="00000001"；WHEN"001"=>y<="00000010"；WHEN"010"=>y<="00000100"；WHEN"011"=>y<="00001000"；WHEN"100"=>y<="00010000"；WHEN"101"=>y<="00100000"；WHEN"110"=>y<="01000000"；WHEN"111"=>y<="10000000"；WHENOTHERS=>null；ENDCASE；ENDPROCESS；ENDone；3線-8線譯碼器的仿真波形如下圖圖73線-8線譯碼器的仿真波形5.28線-3線優(yōu)先編碼器的VHDL描述LIBRARYIEEE；USEIEEE,STD_LOGIC_1164,ALL；ENTITYencoder83ISPOTR(d：INSTD_LOGIC_VECTOR(7DOWNTO0)；encode：OUTSTD_LOGIC_VECTOR(2DOWNTO0))；ENDencoder83；ARCHITECTUREoneOFencoder83ISBEGINencode<="111"whend(7)='1'else"110"whend(6)='1'else"101"whend(5)='1'else"100"whend(4)='1'else"011"whend(3)='1'else"010"whend(2)='1'else"001"whend(1)='1'else"000"whend(0)='1'；ENDone；8線-3線優(yōu)先編碼器的仿真波形如下圖圖88線-3線優(yōu)先編碼器仿真波形5.34選1數(shù)據(jù)選擇器的VHDL描述LIBRARYIEEE；USEIEEE,STD_LOGIC_1164,ALL；ENTITYmu*41isPORT〔a，b，c，d：INSTD_LOGIC；s：INSTD_LOGIC_VECTOR(1DOWNTO0)；z：OUTSTD_LOGIC〕；ENDmu*41；ARCHITECTUREoneOFmu*41ISBEGINPROCESS(s，a，b，c，d)BEGINCASEsISWHEN"00"=>z<=a；WHEN"01"=>z<=b；WHEN"10"=>z<=c；WHEN"11"=>z<=d；WHENOTHERS=>z<='*'；ENDCASE；ENDPROCESS；ENDone；4選1數(shù)據(jù)選擇器的仿真波形如下圖圖94選1數(shù)據(jù)選擇器的仿真波形6總結(jié)本篇是基于對(duì)數(shù)字電路中組合邏輯電路的特點(diǎn)及其功能，分析方法的認(rèn)識(shí)。首先組合邏輯電路一般是由惹干個(gè)根本邏輯單元組合而成的，它的特點(diǎn)是不管任何時(shí)候，輸出信號(hào)僅僅取決于當(dāng)時(shí)的輸入信號(hào)，而與電路原來所處的狀態(tài)無關(guān)。它的根底是邏輯代數(shù)和門電路。顯而易見，符合這個(gè)特點(diǎn)的電路是非常多的，重要的問題在于必須掌握組合邏輯電路的特點(diǎn)、一些重要概念和分析、設(shè)計(jì)、設(shè)計(jì)的一般思路。在分析給定的組合邏輯電路時(shí)，可以逐級(jí)地寫出輸出的邏輯表達(dá)式，然后進(jìn)展化簡，力求獲得一個(gè)最簡單的邏輯表達(dá)式，以使輸出與輸入之間的邏輯關(guān)系能一目了然。在組合邏輯電路的設(shè)計(jì)中值得注意的是，在許多情況下，如果用中規(guī)模集成電路實(shí)現(xiàn)組合函數(shù)，則可以取得事半功倍的效果。這里需要補(bǔ)充的就是在負(fù)載電路對(duì)脈沖信號(hào)敏感時(shí)，需檢查電路中是否存在競爭冒險(xiǎn)。如果發(fā)現(xiàn)有競爭冒險(xiǎn)存在，則應(yīng)采取措施加以消除。如果負(fù)載電路只承受輸出的直流電平信號(hào)，則這一步可以省略。其次在分析組合邏輯電路中化簡邏輯表達(dá)式具有十分重要的意義，因?yàn)楸磉_(dá)式化簡恰當(dāng)與否，將決定