《超大規(guī)模集成電路設(shè)計(jì)》考試習(xí)題(含答案)

集成電路的進(jìn)展過(guò)程經(jīng)受了哪些進(jìn)展階段？劃分集成電路的標(biāo)準(zhǔn)是什么？集成電路的進(jìn)展過(guò)程:小規(guī)模集成電路(SmallScaleIC，SSI)中規(guī)模集成電路(MediumScaleIC，MSI)大規(guī)模集成電路(LargeScaleIC，LSI)超大規(guī)模集成電路(VeryLargeScaleIC，VLSI)特大規(guī)模集成電路(UltraLargeScaleIC，ULSI)巨大規(guī)模集成電路(GiganticScaleIC，GSI〕類別類別數(shù)字集成電路MOS ICSSI ＜102雙極 IC＜100模擬集成電路＜30VLSIULSIGSI105～107107～109>109>2022>300MSI102～103100～50030～100LSI103～105500～2022100～300超大規(guī)模集成電路有哪些優(yōu)點(diǎn)？降低生產(chǎn)本錢VLSI提高工作速度VLSI內(nèi)部連線很短,縮短了延遲時(shí)間.加工的技術(shù)越來(lái)越精細(xì).電路工作速度的提高,主要是依靠削減尺寸獲得.降低功耗芯片內(nèi)部電路尺寸小,連線短,分布電容小,驅(qū)動(dòng)電路所需的功率下降.簡(jiǎn)化規(guī)律電路芯片內(nèi)部電路受干擾小,電路可簡(jiǎn)化.優(yōu)越的牢靠性VLSI體積小重量輕縮短電子產(chǎn)品的設(shè)計(jì)和組裝周期一片VLSI組件可以代替大量的元器件,組裝工作極大的節(jié)約,生產(chǎn)線被壓縮,加快了生產(chǎn)速度.簡(jiǎn)述雙阱CMOS工藝制作CMOS反相器的工藝流程過(guò)程。1形成N阱2形成P阱3推阱4形成場(chǎng)隔離區(qū)5形成多晶硅柵 6形成硅化物 7、形成N管源漏區(qū) 8、形成P管源漏區(qū) 9、形成接觸孔10、形成第一層金屬 11、形成第一層金屬12、形成穿通接觸孔13、形成其次層金屬 14、合金 15、形成鈍化層 16、測(cè)試、封裝，完成集成電路的制造工藝VLSI互連線的要求〔RC〕與器件之間的接觸電阻低長(zhǎng)期牢靠工作可能的互連線材料金屬〔低電阻率，多晶硅〔中等電阻率，高摻雜區(qū)的硅(注入或集中)〔中等電阻率〕在進(jìn)展幅員設(shè)計(jì)時(shí)為什么要制定幅員設(shè)計(jì)規(guī)章？的幅員能夠在工藝線上生產(chǎn)出來(lái)，必需制定幅員設(shè)計(jì)規(guī)章。地提高電路制備的成品率。幅員驗(yàn)證和檢查主要包括哪些方面？DRC(DesignRuleCheck)：幾何設(shè)計(jì)規(guī)章檢查；肯定的成品率；ERC(ElectricalRuleCheck)：電學(xué)規(guī)章檢查；檢查電源(power)/地(ground)的短路，浮空的器件和浮空的連線等指定的電氣特性；LVS(LoyoutversusSchematic)：網(wǎng)表全都性檢查；MOS的長(zhǎng)/寬尺寸是否匹配，電阻/電容值是否正確等；LPE(LayoutParameterExtraction)：幅員寄生參數(shù)提?。籗PICE格式的網(wǎng)表，用于后仿真驗(yàn)證；POSTSIM：后仿真，檢查幅員寄生參數(shù)對(duì)設(shè)計(jì)的影響；電路模擬，以驗(yàn)證設(shè)計(jì)出的電路功能的正確性和時(shí)序性能等，并產(chǎn)生測(cè)試向量。幅員設(shè)計(jì)規(guī)章是依據(jù)什么制定出來(lái)的？為什么說(shuō)它是集成電路的性能和集成度與成品率之間的折衷？從圖形如何準(zhǔn)確地光刻到芯片上動(dòng)身，可以確定一些對(duì)幾何圖形的最小尺寸限制規(guī)則，這些規(guī)章被稱為設(shè)計(jì)規(guī)章。性能差一些；設(shè)計(jì)規(guī)章激進(jìn)，則電路性能好、面積小，但成品率低。簡(jiǎn)述設(shè)計(jì)規(guī)章與微米設(shè)計(jì)規(guī)章各自的優(yōu)缺點(diǎn)？為單位：把大多數(shù)尺寸〔width，space〕的倍數(shù) 之間的最大套準(zhǔn)偏差，一般等于柵長(zhǎng)度的一半。值就可以得到不同的設(shè)計(jì)規(guī)章；缺點(diǎn)：簡(jiǎn)潔造成芯片面積鋪張和工藝難度增加；IC高每一尺寸的合理程度；簡(jiǎn)化度不高。標(biāo)準(zhǔn)單元法與門陣列法比較有何優(yōu)點(diǎn)和缺點(diǎn)？標(biāo)準(zhǔn)單元法與門陣列法比較有明顯的優(yōu)點(diǎn)：100％的連線布通率。單元可以依據(jù)設(shè)計(jì)要求臨時(shí)加以特別設(shè)計(jì)并參加庫(kù)內(nèi)，因而可以得到較佳的電路性能。可以與全定制設(shè)計(jì)法相結(jié)合功能塊。在芯片內(nèi)放入經(jīng)編譯得到的宏單元或人工設(shè)計(jì)的功能塊。標(biāo)準(zhǔn)單元法也存在缺點(diǎn)和問題；原始投資大。單元庫(kù)的開發(fā)需要投入大量的人力物力；當(dāng)工藝變化時(shí)，單元的修改元庫(kù)是一個(gè)突出問題。因此只有芯片產(chǎn)量到達(dá)某肯定額(幾萬(wàn)至十幾萬(wàn))，其本錢才可承受。10．隨著工藝進(jìn)入深亞微米，IC器件的物理實(shí)現(xiàn)消滅了哪些方面的變化？隨著工藝進(jìn)入深亞微米，IC3規(guī)律單元的幾何尺寸和規(guī)律單元之間的距離隨著特征尺寸的減小而減小，從而使總延時(shí)減小。由于特征尺寸的減小，導(dǎo)線電阻增加。為了抵消導(dǎo)線橫向尺寸的減小，導(dǎo)線側(cè)向尺分布電容的增加，這兩種分布電容都具有導(dǎo)致導(dǎo)線間耦合的性質(zhì)。連線延時(shí)(主要是側(cè)向分布電容和邊緣分布電容引入的延時(shí))在總延時(shí)中占據(jù)了主導(dǎo)地位，而輸入延時(shí)也由于工作頻率的提高而變得不容無(wú)視。11．FPGACPLDFPGACPLDCPLDPLDGAL而來(lái).CPLD延長(zhǎng)出兩大分支,即可擦除可編程的規(guī)律器件EPLD和現(xiàn)場(chǎng)可編程門陣列器件FPGA.1.CPLDCPLDFPGA內(nèi)部構(gòu)造Product－termLook－upTable程序存儲(chǔ)資源類型組合電路資源豐富觸發(fā)器資源豐富集成度低高使用場(chǎng)合完成掌握規(guī)律能完成比較簡(jiǎn)單的算法速度慢快其他資源－EAB，鎖相環(huán)保密性可加密一般不能保密SRAM數(shù)據(jù)不會(huì)喪失，適于數(shù)據(jù)的保密。CPLD能，但觸發(fā)器資源相對(duì)較少。FPGACPLDFPGACPLD可測(cè)試性設(shè)計(jì)的對(duì)象是什么？為什么要從事VLSI的可測(cè)試性設(shè)計(jì)？電路的可掌握性和可觀看性。Pin數(shù)目有限，大量芯片內(nèi)部的信息無(wú)法訪問?？烧莆招院涂捎^看性的要求。為什么說(shuō)MOS管的工作速度與L2成反比？提高M(jìn)OS〔見18〕電子從源極運(yùn)動(dòng)到漏極所需的時(shí)間〔MOS：L2Vn ds,為常數(shù)，當(dāng)不變時(shí)，n與L2成正比，L為溝道長(zhǎng)度。某CMOSe8Cg

C 為標(biāo)準(zhǔn)反相器柵電容。標(biāo)準(zhǔn)反相器g的平均延遲時(shí)間t 2ns試求〔1用標(biāo)準(zhǔn)反相器直接驅(qū)動(dòng)負(fù)載電容的延遲時(shí)間〔2〕av用逐級(jí)放大反相器直接驅(qū)動(dòng)負(fù)載電容的最小延遲時(shí)間。什么是可測(cè)性設(shè)計(jì)？可測(cè)性設(shè)計(jì)包括哪些技術(shù)？可測(cè)試性包括哪些重要方面？可測(cè)性設(shè)計(jì):在盡可能少地增加附加引線腳和附加電路，并使芯片性能損失最小的狀況下，滿足電路可掌握性和可觀看性的要求。邊界掃描分塊測(cè)試技術(shù)等。可測(cè)試性的三個(gè)重要方面：故障模型的提?。簩㈦娐肥С橄鬄楣收夏Ｐ?。測(cè)試生成：產(chǎn)生驗(yàn)證電路的一組測(cè)試矢量。測(cè)試設(shè)計(jì)：考慮測(cè)試效率問題，參加適當(dāng)?shù)母郊右?guī)律或電路以提高芯片的測(cè)試效率。16．目前VLSI系統(tǒng)設(shè)計(jì)普遍承受的方法是什么？它的根本思想什么？試列舉幾種設(shè)計(jì)方法。可編程規(guī)律器件設(shè)計(jì)方法〔PLD。膜編程，得到所需的專用集成電路。PLA、PALGALFPGACPLD半定制設(shè)計(jì)方法可分為哪幾種方法？它們各自的特點(diǎn)和缺乏之處是什么？半定制的設(shè)計(jì)方法分為門陣列〔GA：GateArray〕法和門?！睪S：SeaofGates〕法兩種。門陣列方法的設(shè)計(jì)特點(diǎn)：設(shè)計(jì)周期短，設(shè)計(jì)本錢低，適合設(shè)計(jì)適當(dāng)規(guī)模、中等性能、要求設(shè)計(jì)時(shí)間短、數(shù)量相對(duì)較少的電路。缺乏：設(shè)計(jì)敏捷性較低；門利用率低；芯片面積鋪張。門海方法的設(shè)計(jì)特點(diǎn)：門利用率高，集成密度大，布線敏捷，保證布線布通率。缺乏：仍有布線通道，增加通道是單元高度的整數(shù)倍，布線通道下的晶體管不行用。試分析提高M(jìn)OS管工作速度方法。IC減小溝道長(zhǎng)度. 2.5n p 2.5n p由于 作速度比PMOS管快得多?？梢杂肗MOS工藝代替PMOS工藝。CMOS反相器電壓傳輸特性曲線圖，并寫出相應(yīng)的電流方程。電流方程如下：設(shè)電流方程如下：設(shè)Vtp=-Vtn00VV截止nVV2V VV+VitnIn2itn飽和tnio tnnVV2i2VtniV Vtno2V VV 線性0tni0