南理工EDAII優(yōu)秀實(shí)驗(yàn)報(bào)告

南京理工大學(xué)EDA設(shè)計(jì)（II）實(shí)驗(yàn)報(bào)告作者:耿樂學(xué)號：913000710013學(xué)院(系):教育實(shí)驗(yàn)學(xué)院專業(yè):測控技術(shù)與儀器指導(dǎo)老師：姜萍實(shí)驗(yàn)日期：2016.03摘要本次實(shí)驗(yàn)課題是基于QuartusII軟件、SmartSOPC實(shí)驗(yàn)系統(tǒng)硬件而理論設(shè)計(jì)并驗(yàn)證的一個(gè)多功能數(shù)字鐘。該數(shù)字鐘完全采用verilog語言描述，實(shí)現(xiàn)了計(jì)時(shí)、校時(shí)、校分、復(fù)位、保持和整點(diǎn)報(bào)時(shí)等基本功能，并在此基礎(chǔ)上添加了模式切換、秒表計(jì)時(shí)、鬧鐘、彩鈴等附加功能。最后下載到SmartSOPC實(shí)驗(yàn)系統(tǒng)中進(jìn)行調(diào)試和驗(yàn)證以確保工程設(shè)計(jì)的正確性。本實(shí)驗(yàn)設(shè)計(jì)采用Top-down及模塊化設(shè)計(jì)思想，獨(dú)立設(shè)計(jì)出各功能電路，并進(jìn)行整合，最終得到性能完善的數(shù)字鐘系統(tǒng)。關(guān)鍵詞：verilog，多功能數(shù)字鐘，多模式切換，Top-downAbstractThisprojectistousethesoftwareQuartusIItodesignamulti-functiondigitalclockanduseSmartSOPCexperimentsystemtoverifyit.Thedigitalclockcompletewithveriloglanguagedescription.Itincludestimekeeping,hour-devision,minute-division,reset,maintainandhourlychimeandotherbasicfunctions.Moreover,onthebasisoftheabovefunctions,additionalfeaturessuchasthemodeswitching,stopwatch,alarm,bellandsoonareadded.Finally,thewholeprojectisdownloadedtoSmartSOPCexperimentsystemtodebugandtesttoensurethecorrectnessoftheengineeringdesign.TheexperimentaldesignusingTop-downandmodulardesign,theindependentdesignofeachfunctionalcircuit,andintegration,andultimatelyimprovetheperformanceoftheobtaineddigitalclocksystem.Keywords:verilog,Multi-functiondigitalclock,mode-switch,Top-down

目錄TOC\o"1-3"\h\u11218一、設(shè)計(jì)要求 多功能數(shù)字時(shí)鐘設(shè)計(jì)設(shè)計(jì)要求題目簡介設(shè)計(jì)一個(gè)數(shù)字鐘，可以完成00:00:00到23:59:59的計(jì)時(shí)功能，并在控制電路的作用下具有保持、清零、快速校時(shí)、快速校分、整點(diǎn)報(bào)時(shí)等功能。設(shè)計(jì)基本要求能進(jìn)行正常的時(shí)、分、秒計(jì)時(shí)功能；分別由六個(gè)數(shù)碼管顯示時(shí)分秒的計(jì)時(shí)，從左到右分別為時(shí)十位、時(shí)個(gè)位、分十位、分個(gè)位、秒十位、秒個(gè)位；K1是系統(tǒng)的使能開關(guān)（K1=0正常工作，K1=1時(shí)鐘保持不變）；K2是系統(tǒng)的清零開關(guān)（K2=0正常工作，K2=1時(shí)鐘清零）；K3是系統(tǒng)的校分開關(guān)（K3=0正常工作，K3=1可以快速校分）；K4是系統(tǒng)的校時(shí)開關(guān)（K4=0正常工作，K4=1可以快速校時(shí)）；設(shè)計(jì)提高部分使系統(tǒng)具有整點(diǎn)報(bào)時(shí)功能（當(dāng)時(shí)鐘計(jì)到59’53”時(shí)開始報(bào)時(shí)，在59’53”，59’55”，59’57”時(shí)報(bào)時(shí)頻率為512Hz，59’59”時(shí)報(bào)時(shí)頻率為1kHz）；鬧表設(shè)定功能；彩鈴功能：當(dāng)鬧鐘打開時(shí)，時(shí)鐘走到鬧鐘的電路時(shí)，響起《友誼天長地久》的音樂。秒表功能；靜音功能；開關(guān)的分配（實(shí)驗(yàn)板只有8個(gè)開關(guān)），實(shí)驗(yàn)中對其他開關(guān)的分配如下：K5鬧鐘分調(diào)整/秒表啟動停止K6鬧鐘時(shí)調(diào)整/秒表清零K7K800時(shí)鐘模式01靜音模式10鬧鐘模式11秒表模式表1.1整體方案整個(gè)系統(tǒng)采用Top-down及模塊化設(shè)計(jì)思想，獨(dú)立設(shè)計(jì)出各功能電路，并進(jìn)行整合，最終得到性能完善的數(shù)字鐘系統(tǒng)。具體示意圖如下：秒表秒表基本計(jì)時(shí)校時(shí)、校分保持、清零分頻整點(diǎn)報(bào)時(shí)鬧鐘彩鈴顯示消顫K1~K8圖2.1基礎(chǔ)模塊設(shè)計(jì)分頻模塊數(shù)字計(jì)時(shí)器基本功能是計(jì)時(shí)，因此首先需要獲得具有精確振蕩時(shí)間的脈振信號，以此作為計(jì)時(shí)電路的時(shí)序基礎(chǔ)，實(shí)驗(yàn)中可以使用的振蕩頻率源為48MHz，通過分頻獲得所需脈沖頻率（1Hz,2Hz,10Hz,100Hz,512Hz,1kHz）。其中，1Hz用于驅(qū)動時(shí)鐘，2Hz用于快速校時(shí)校分，10Hz用于消顫電路，100Hz用于驅(qū)動秒表，512Hz用于低頻鬧鈴，1kHz用于高頻鬧鈴和動態(tài)掃描顯示。Verilog程序如下：module divider(out_1hz,out_2hz,out_10hz,out_100hz,out_512hz,out_1khz,clk_48mhz,clr);output out_1hz,out_2hz,out_10hz,out_100hz,out_512hz,out_1khz;input clk_48mhz,clr;reg out_1hz,out_2hz,out_10hz,out_100hz,out_512hz,out_1khz;reg[31:0]count_1hz,count_2hz,count_10hz,count_100hz,count_512hz,count_1khz;parameterN_1hz=48000000,N_2hz=24000000,N_10hz=4800000,N_100hz=480000,N_512hz=93750,N_1khz=48000;always@(posedgeclk_48mhz)begin if(clr) begin count_1hz<=32'b0; out_1hz=0; end elseif(count_1hz<N_1hz/2-1) begin count_1hz<=count_1hz+1'b1; end else begin count_1hz<=32'b0; out_1hz=~out_1hz; endend···endmodule其各引腳定義如下：引腳名引腳類型功能clk_48mhzinput系統(tǒng)時(shí)鐘輸入clrinput系統(tǒng)清零out_1hzoutput1Hz輸出out_2hzoutput2Hz輸出out_10hzoutput10Hz輸出out_100hzoutput100Hz輸出out_512hzoutput512Hz輸出out_1khzoutput1kHz輸出表3.1基本計(jì)時(shí)模塊24小時(shí)計(jì)時(shí)電路分為秒、分、時(shí)三個(gè)模塊，依次進(jìn)位。其中，秒、分模塊均采用模60計(jì)數(shù)器，時(shí)模塊采用模24計(jì)數(shù)器。時(shí)分秒的高低位分別采用BCD碼。設(shè)計(jì)思路框架圖如下：秒模塊秒模塊1Hz分模塊時(shí)模塊秒模塊Verilog程序如下：moduleseccount(clkin,clr,sec_out,sec_flag1,sec_flag2,sec_carry);input clkin,clr;output[7:0] sec_out;output sec_flag1,sec_flag2,sec_carry;reg[7:0] sec_out;reg sec_flag1,sec_flag2,sec_carry;always@(posedgeclkin,posedgeclr)//clk上升沿時(shí)刻計(jì)數(shù)begin if(clr) sec_out<=0; else begin case(sec_out) 8'h09:sec_out<=8'h10; 8'h19:sec_out<=8'h20; 8'h29:sec_out<=8'h30; 8'h39:sec_out<=8'h40; 8'h49:sec_out<=8'h50; 8'h59:sec_out<=8'h00; default:sec_out<=sec_out+8'b1; endcase End case(sec_out) 8'h53:sec_flag1<=1'b1; 8'h55:sec_flag1<=1'b1; 8'h57:sec_flag1<=1'b1; default:sec_flag1<=1'b0; endcase case(sec_out) 8'h59:sec_flag2<=1'b1; default:sec_flag2<=1'b0; Endcase casez(sec_out) 8'h5z:sec_carry<=1'b0; default:sec_carry<=1'b1; endcaseendendmodule其各引腳定義如下：引腳名引腳類型功能clk_ininput1Hz頻率輸入clrinput系統(tǒng)清零sec_outoutput秒輸出sec_flag1output用于整點(diǎn)報(bào)時(shí)，在53，55，57秒時(shí)為高電平sec_flag2output用于整點(diǎn)報(bào)時(shí)，在59秒時(shí)為高電平sec_carryoutput進(jìn)位標(biāo)志，在5x秒時(shí)為低電平表3.2其仿真波形如下：圖3.1分模塊Verilog程序如下：modulemincount(clkin,clr,min_out,min_flag,min_carry);input clkin,clr;output[7:0]min_out;output min_flag,min_carry;reg[7:0] min_out;reg min_flag,min_carry;always@(posedgeclkin,posedgeclr)//clk上升沿時(shí)刻計(jì)數(shù)begin if(clr) min_out<=0; else begin case(min_out) 8'h09:min_out<=8'h10; 8'h19:min_out<=8'h20; 8'h29:min_out<=8'h30; 8'h39:min_out<=8'h40; 8'h49:min_out<=8'h50; 8'h59:min_out<=8'h00; default:min_out<=min_out+8'b1; endcase end case(min_out) 8'h59:min_flag<=1'b1; default:min_flag<=1'b0; endcase casez(min_out) 8'h5z:min_carry<=1'b0; default:min_carry<=1'b1; endcaseendendmodule其各引腳定義如下：引腳名引腳類型功能clk_ininput秒模塊的進(jìn)位輸入clrinput系統(tǒng)清零min_outoutput分輸出min_flagoutput用于整點(diǎn)報(bào)時(shí)，在59分時(shí)為高電平min_carryoutput進(jìn)位標(biāo)志，在5x分時(shí)為低電平表3.3其仿真波形如下：圖3.2時(shí)模塊Verilog程序如下：modulehourcount(clkin,clr,hour_out);input clr,clkin;output[7:0] hour_out;reg[7:0] hour_out;always@(posedgeclkin,posedgeclr)begin if(clr) hour_out<=0; else begin case(hour_out) 8'h09:hour_out<=8'h10; 8'h19:hour_out<=8'h20; 8'h23:hour_out<=8'h00; default:hour_out<=hour_out+8'b1; endcase endendendmodule其各引腳定義如下：引腳名引腳類型功能clk_ininput分模塊的進(jìn)位輸入clrinput系統(tǒng)清零hour_outoutput時(shí)輸出表3.4其仿真波形如下：圖3.3保持模塊對于時(shí)、分、秒三個(gè)模塊，只要沒用上升沿來觸發(fā)就能保持當(dāng)前計(jì)數(shù)值，因此只要一個(gè)二選一的模塊接在秒模塊的clkin的前端，其中一個(gè)輸入接各自的輸入頻率，一個(gè)輸入接高電平，用開關(guān)來選擇，便能達(dá)到保持的效果。二選一模塊的Verilog代碼如下：modulerevision(time_in,rev_in,en,clkout);input time_in,rev_in,en;output clkout;reg clkout;always@(time_in,rev_in,en)begin if(!en) clkout=time_in; else clkout=rev_in;endendmodule其各引腳定義如下：引腳名引腳類型功能time_ininput輸入1rev_ininput輸入2eninput切換開關(guān)clkoutoutput輸出表3.5校時(shí)校分模塊對于時(shí)、分模塊，只要有上升沿來觸發(fā)就能進(jìn)行計(jì)，因此只要一個(gè)二選一的模塊接在秒模塊的clkin的前端，其中一個(gè)輸入接各自的輸入頻率，一個(gè)輸入接2Hz的輸入，用開關(guān)來選擇，便能達(dá)到校時(shí)校分的效果。最終，將秒模塊、分模塊、時(shí)模塊、二選一模塊和校時(shí)校分模塊連接，生成基本計(jì)時(shí)模塊，如下圖所示：圖3.4整點(diǎn)報(bào)時(shí)模塊利用秒模塊和分模塊的三個(gè)標(biāo)志位來決定整點(diǎn)報(bào)時(shí)模塊的輸出。Verilog代碼如下：moduleintalarm(lowf,highf,secflag1,secflag2,minflag,outf);input lowf,highf,secflag1,secflag2,minflag;output outf;reg outf;always@(lowf,highf)begin case({secflag1,secflag2,minflag}) 3'b101:outf=lowf; 3'b011: outf=highf; default:outf=1'b0; endcaseendendmodule其各引腳定義如下：引腳名引腳類型功能lowfinput512Hz輸入highfinput1kHz輸入secflag1input秒標(biāo)志1輸入secflag2input秒標(biāo)志2輸入minflag1input分標(biāo)志輸入outfoutput輸出表3.6功能說明：secflag1secflag2minflagoutf101512Hz0111kHzother低電平表3.7鬧鐘及彩鈴模塊鬧鐘功能，就是用戶可根據(jù)自己的需要自己設(shè)定一個(gè)時(shí)間，當(dāng)正常的計(jì)時(shí)電路走到這個(gè)時(shí)間后，給蜂鳴器音頻信號，通知用戶設(shè)定的時(shí)間到了。由此，鬧鐘功能需要：鬧鐘開關(guān)，當(dāng)開關(guān)打開時(shí)，鬧鐘功能啟用；鬧鐘定時(shí)定分開關(guān)，當(dāng)開關(guān)打開時(shí)，用戶可設(shè)定時(shí)間；由于時(shí)間的設(shè)定需要反饋給用戶，所以還需要顯示功能。鬧鐘設(shè)置模塊鬧鐘設(shè)置功能是設(shè)置鬧鐘的時(shí)和分，其基本內(nèi)容和校時(shí)校分電路相似，由選擇器，分模塊和時(shí)模塊三個(gè)基本模塊組成，其RLT圖如下圖所示：圖3.5比較模塊比較模塊的功能是將當(dāng)前時(shí)鐘模塊的時(shí)分與鬧鐘設(shè)置模塊的時(shí)分比較，如果兩者相同，則彩鈴的使能信號有效，系統(tǒng)發(fā)出鬧鈴。其Verilog程序如下：modulealarmcompare(timemin,timehour,alarmmin,alarmhour,alarmen);input[7:0] timemin,timehour,alarmmin,alarmhour;output alarmen;reg alarmen;always@(timemin,timehour)begin if(timemin==alarmmin&&timehour==alarmhour) alarmen<=1; else alarmen<=0;endendmodule彩鈴模塊彩鈴功能是配合鬧鐘功能使用的，即鬧鐘響起時(shí)是一段美妙的音樂而不是單一頻率的蜂鳴聲。對于音樂里七個(gè)音符的生成，只要用分頻器生成即可，只是分得的頻率有所不同而已。最終再用選擇器，分別讓七個(gè)音符通過，加載到蜂鳴器器上，便能得到美妙的音樂。在網(wǎng)上找得七個(gè)音符所對應(yīng)的頻率如表3.8所示：哆522Hz來587Hz咪659Hz發(fā)699Hz梭784Hz拉880Hz西988Hz表3.8最終將鬧鐘設(shè)置模塊、比較模塊和彩鈴模塊連接，得到的鬧鐘模塊的RTL圖如下所示：圖3.6秒表模塊秒表實(shí)際上計(jì)時(shí)頻率為100Hz的時(shí)鐘，且具有保持和清零功能。因此，只需再添加一個(gè)模100的計(jì)時(shí)模塊用于計(jì)毫秒，其余仿照基本計(jì)時(shí)模塊，便可得到秒表模塊。其中，模100的計(jì)時(shí)模塊的Verilog代碼如下：modulemseccount(clkin,clr,msec_out,msec_carry);input clkin,clr;output[7:0]msec_out;output msec_carry;reg[7:0] msec_out;reg msec_carry;always@(posedgeclkin,posedgeclr)//clk上升沿時(shí)刻計(jì)數(shù)begin if(clr) msec_out<=0; else begin case(msec_out) 8'h09:msec_out<=8'h10; 8'h19:msec_out<=8'h20; 8'h29:msec_out<=8'h30; 8'h39:msec_out<=8'h40; 8'h49:msec_out<=8'h50; 8'h59:msec_out<=8'h60; 8'h69:msec_out<=8'h70; 8'h79:msec_out<=8'h80; 8'h89:msec_out<=8'h90; 8'h99:msec_out<=8'h00; default:msec_out<=msec_out+8'b1; endcase end casez(msec_out) 8'h9z:msec_carry<=1'b0; default:msec_carry<=1'b1; endcaseendendmodule其RTL圖如下所示：圖3.7動態(tài)顯示動態(tài)顯示模塊需要顯示時(shí)間，鬧鐘時(shí)間和秒表三個(gè)功能，所以需要考慮復(fù)用的問題。因?yàn)樵谠O(shè)計(jì)系統(tǒng)過程中有表1.1所示的四個(gè)模式，所以可以通過K7K8來選擇數(shù)碼管顯示哪一種功能。64選4模塊其Verilog代碼如下：modulemux12_1(out_bcd,out_bit, in_sec,in_min,in_hour, in_alarmmin,in_alarmhour, watch_msec,watch_sec,watch_min, clkin,G1,G2);output[3:0]out_bcd;output[7:0]out_bit;input[7:0] in_sec,in_min,in_hour,in_alarmmin,in_alarmhour,watch_msec,watch_sec,watch_min;input clkin,G1,G2;reg[3:0] out_bcd,count;reg[7:0] out_bit;always@(posedgeclkin)begin if(count>4'd0&&count<4'd6) count=count+4'd1; else count=4'd1; if(!G1) begin case(count) 4'd1: out_bcd=in_sec[3:0]; 4'd2: out_bcd=in_sec[7:4]; 4'd3: out_bcd=in_min[3:0]; 4'd4: out_bcd=in_min[7:4]; 4'd5: out_bcd=in_hour[3:0]; 4'd6: out_bcd=in_hour[7:4]; default:out_bcd=4'bx; endcase end elseif(G1&&(!G2)) begin case(count) 4'd1: out_bcd=4'b0; 4'd2: out_bcd=4'b0; 4'd3: out_bcd=in_alarmmin[3:0]; 4'd4: out_bcd=in_alarmmin[7:4]; 4'd5: out_bcd=in_alarmhour[3:0]; 4'd6: out_bcd=in_alarmhour[7:4]; default:out_bcd=4'bx; endcase end else begin case(count) 4'd1: out_bcd=watch_msec[3:0]; 4'd2: out_bcd=watch_msec[7:4]; 4'd3: out_bcd=watch_sec[3:0]; 4'd4: out_bcd=watch_sec[7:4]; 4'd5: out_bcd=watch_min[3:0]; 4'd6: out_bcd=watch_min[7:4]; default:out_bcd=4'bx; endcase end case(count) 4'd1: out_bit=8'b11111110; 4'd2: out_bit=8'b11111101; 4'd3: out_bit=8'b11111011; 4'd4: out_bit=8'b11110111; 4'd5: out_bit=8'b11101111; 4'd6: out_bit=8'b11011111; default:out_bit=8'b11111111; endcaseendendmodule其各引腳定義如下：引腳名引腳類型功能in_secinput時(shí)鐘秒輸入in_mininput時(shí)鐘分輸入in_hourinput時(shí)鐘時(shí)輸入in_alarmmininput鬧鐘分輸入in_alarmhourinput鬧鐘時(shí)輸入watch_msecinput秒表毫秒輸入watch_secinput秒表秒輸入watch_mininput秒表分輸入clkininput掃描頻率輸入G1input選擇開關(guān)1G2input選擇開關(guān)2out_bcdoutputBCD碼輸出out_bitoutput數(shù)碼管位選輸出表3.9功能說明：G1G2對應(yīng)模式顯示對象00時(shí)鐘模式時(shí)鐘01靜音模式時(shí)鐘10鬧鐘模式鬧鐘11秒表模式秒表表3.10BCD譯碼器其Verilog代碼如下：modulebcd7s(in_bcd,out_7s);input[3:0] in_bcd;outputreg[6:0]out_7s;always@(in_bcd)begin case(in_bcd) 4'd0: out_7s=7'b1000000; 4'd1: out_7s=7'b1111001; 4'd2: out_7s=7'b0100100; 4'd3: out_7s=7'b0110000; 4'd4: out_7s=7'b0011001; 4'd5: out_7s=7'b0010010; 4'd6: out_7s=7'b0000010; 4'd7: out_7s=7'b1111000; 4'd8: out_7s=7'b0000000; 4'd9: out_7s=7'b0010000; default:out_7s=7'b1111111; endcaseendendmodule最后，將64選4模塊與BCD譯碼模塊連接，得到顯示模塊，其RTL圖如下所示：圖3.8消顫模塊由于開關(guān)的接通和關(guān)閉有可能產(chǎn)生毛刺，出現(xiàn)競爭冒險(xiǎn)現(xiàn)象，所以要對所有的開關(guān)進(jìn)行消顫處理，本次實(shí)驗(yàn)用到了所有的開關(guān)，所以需要對K1-K8八個(gè)開關(guān)進(jìn)行消顫。具體是通過一個(gè)D觸發(fā)器對開關(guān)信號進(jìn)行延時(shí)，從而得到穩(wěn)定可靠的開關(guān)信號。其中，給D觸發(fā)器加載的時(shí)鐘信號為10Hz。其Verilog語言描述如下：moduleD(keyin,clk,q);inputkeyin;inputclk;outputq;regq;always@(posedgeclk)begin if(keyin) q<=1; else q<=0;endendmodule生成的RTL級示意圖如下圖所示：圖3.9頂層模塊本系統(tǒng)根據(jù)top-down的思想設(shè)計(jì)，在設(shè)計(jì)完以上各個(gè)子系統(tǒng)后，則編寫一個(gè)頂層模塊，調(diào)用并連接各個(gè)子系統(tǒng)，完成多功能數(shù)字時(shí)鐘的設(shè)計(jì)。本系統(tǒng)整體的構(gòu)成如下圖所示：下載與調(diào)試編譯選擇“Processing→startcomplication”進(jìn)行全編譯，在編譯過程中，若有任何錯誤，編譯將會停止，則需要返回原文件進(jìn)行修改，修改后保存，