基于VHDL的電子秒表的設(shè)計(jì)說(shuō)明

..《EDA技術(shù)及應(yīng)用》課程設(shè)計(jì)報(bào)告題目：基于VHDL的電子秒表的設(shè)計(jì)院〔系：機(jī)電與自動(dòng)化學(xué)院專業(yè)班級(jí)：學(xué)生姓名：學(xué)號(hào)：指導(dǎo)教師：2015年1月5日至2015年1月9日華中科技大學(xué)武昌分校制..2.1.1系統(tǒng)總體框圖2.1.2模塊功能設(shè)計(jì)2.2六十進(jìn)制計(jì)數(shù)器…………2.2.1六十進(jìn)制計(jì)數(shù)器設(shè)計(jì)思路…2.2.2六十進(jìn)制計(jì)數(shù)器仿真結(jié)果…2.3二十四進(jìn)制計(jì)數(shù)器…………2.3.1二十四進(jìn)制計(jì)數(shù)器設(shè)計(jì)思路……2.3.2二十四進(jìn)制計(jì)數(shù)器仿真結(jié)果…2.4分頻器…………2.4.1分頻器設(shè)計(jì)思路…………2.4.2分頻器仿真結(jié)果…………2.5LED顯示…2.5.1LED顯示模塊設(shè)計(jì)思路……2.5.2LED顯示模塊仿真結(jié)果……2.6頂層仿真3課程設(shè)計(jì)總結(jié)…………..1課程設(shè)計(jì)目的及主要內(nèi)容〔1運(yùn)用數(shù)字系統(tǒng)的設(shè)計(jì)方法進(jìn)行數(shù)字系統(tǒng)設(shè)計(jì)；〔2能進(jìn)行較復(fù)雜的數(shù)字系統(tǒng)設(shè)計(jì)；〔3數(shù)字中的工作原理,工作流程圖與原理方框圖,自頂向下的數(shù)字系統(tǒng)設(shè)計(jì)方法。具體內(nèi)容：設(shè)計(jì)一個(gè)電子秒表,給定時(shí)鐘信號(hào)為256HZ,要求系統(tǒng)達(dá)到以下功能：<1>用6個(gè)數(shù)碼管分別顯示時(shí)、分、秒,計(jì)時(shí)范圍為:00:00：00～23:59：59。<2>計(jì)時(shí)精度是1s。<3>具有啟/停開(kāi)關(guān),復(fù)位開(kāi)關(guān),可以在任何情況下使用。2設(shè)計(jì)模塊2.1系統(tǒng)總體框圖及功能設(shè)計(jì)2.1.1系統(tǒng)總體框圖電子秒表的基本工作原理就是不斷輸出連續(xù)脈沖給加法計(jì)數(shù)器,加法計(jì)數(shù)器通過(guò)譯碼器來(lái)顯示它所記憶的脈沖周期個(gè)數(shù)。根據(jù)系統(tǒng)設(shè)計(jì)要求,系統(tǒng)的底層設(shè)計(jì)主要由六十進(jìn)制計(jì)數(shù)器模塊、二十四進(jìn)制計(jì)數(shù)器模塊、分頻模塊、LED顯示模塊組成。系統(tǒng)頂層設(shè)計(jì)圖如圖1所示。圖1系統(tǒng)頂層設(shè)計(jì)圖圖1中左邊為三個(gè)輸入信號(hào)en,clk,reset,分別為啟動(dòng)/停止開(kāi)關(guān),時(shí)鐘信號(hào)和復(fù)位開(kāi)關(guān)。中間從上至下依次為count24,count60,count60,fenpinqi。右邊是clock1和輸出信號(hào)wei[3..0],led[6.0]。2.1.2模塊功能設(shè)計(jì)本系統(tǒng)由六十進(jìn)制計(jì)數(shù)器模塊、二十四進(jìn)制計(jì)數(shù)器模塊、分頻模塊執(zhí)行計(jì)時(shí)功能,輸入信號(hào)是256Hz,通過(guò)分頻后為1hz,時(shí)鐘信號(hào)是1Hz作為秒表的秒輸入,秒為60進(jìn)制計(jì)數(shù)器,分也為60進(jìn)制計(jì)數(shù)器,小時(shí)采用二十四進(jìn)制計(jì)數(shù)器,各級(jí)進(jìn)位作為高位的使能控制。2.2六十進(jìn)制計(jì)數(shù)器2.2.1六十進(jìn)制計(jì)數(shù)器設(shè)計(jì)思路設(shè)計(jì)一個(gè)八位的六十進(jìn)制計(jì)數(shù)器模塊,輸入信號(hào)為en、reset、clk,分別為使能、復(fù)位和時(shí)鐘信號(hào),輸出信號(hào)為qa[3…0]、qb[3…0]、rco,分別為低4位輸出、高4位輸出和進(jìn)位。圖2六十進(jìn)制計(jì)數(shù)器示意圖六十進(jìn)制計(jì)數(shù)器模塊部分VHDL源程序如下。LIBRARYieee;USEieee.std_logic_1164.ALL;USEieee.std_logic_unsigned.ALL;ENTITYcount60ISPORT<en,Reset,clk:inSTD_LOGIC;qa:outSTD_LOGIC_VECTOR<3DOWNTO0>;qb:outSTD_LOGIC_VECTOR<3DOWNTO0>;rco:OUTSTD_LOGIC>;ENDcount60;ARCHITECTUREaOFcount60ISBEGINprocess<clk>variabletma:STD_LOGIC_VECTOR<3DOWNTO0>;variabletmb:STD_LOGIC_VECTOR<3DOWNTO0>;beginIfReset='0'thentma:="0000";tmb:="0000";elsifclk'eventandclk='1'thenifen='1'thenrco<=tmb<2>andtmb<0>andtma<3>andtma<0>;iftma="1001"thentma:="0000";iftmb="0101"thentmb:="0000";elsetmb:=tmb+1; endif;elsetma:=tma+1;endif;endif;endif;qa<=tma;qb<=tmb;endprocess;ENDa;2.2.2六十進(jìn)制計(jì)數(shù)器仿真結(jié)果六十進(jìn)制計(jì)數(shù)器模塊部分仿真結(jié)果如下圖3。圖3六十進(jìn)制計(jì)數(shù)器仿真波形圖CLK：時(shí)鐘信號(hào)RST：復(fù)位信號(hào)低電平清零En：置數(shù)端低電平不讓它繼續(xù)計(jì)數(shù)qb、qa：分別為輸出數(shù)的十位個(gè)位,qb取值范圍為0-5,qa取值范圍為0-9rco：進(jìn)位信號(hào),當(dāng)qb=5,qa=0,rco=0時(shí),clk上升沿來(lái)到后,qb=0,qa=0,rco=1；當(dāng)qb=5,qa=0,rco=1時(shí),clk上升沿來(lái)到后,qb=0,qa=0,rco=0。2.3二十四進(jìn)制計(jì)數(shù)器2.3.1二十四進(jìn)制計(jì)數(shù)器設(shè)計(jì)思路設(shè)計(jì)一個(gè)八位的二十四進(jìn)制計(jì)數(shù)器模塊,輸入信號(hào)為en、reset、clk,分別為使能、復(fù)位和時(shí)鐘信號(hào),輸出信號(hào)為qa[3…0]、qb[3…0],分別為低4位輸出、高4位輸出。圖4二十四進(jìn)制計(jì)數(shù)器示意圖二十四進(jìn)制計(jì)數(shù)器模塊部分VHDL源程序如下。LIBRARYieee;USEieee.std_logic_1164.ALL;USEieee.std_logic_unsigned.ALL;ENTITYcount24ISPORT<en,Reset,clk:inSTD_LOGIC;qa:outSTD_LOGIC_VECTOR<3DOWNTO0>;qb:outSTD_LOGIC_VECTOR<3DOWNTO0>>;ENDcount24;ARCHITECTUREa1OFcount24ISBEGINprocess<clk>variabletma:STD_LOGIC_VECTOR<3DOWNTO0>;variabletmb:STD_LOGIC_VECTOR<3DOWNTO0>;beginIfReset='0'thentma:="0000";tmb:="0000";elseifclk'eventandclk='1'thenifen='1'theniftma="1001"thentma:="0000";tmb:=tmb+1;elsiftmb="0010"andtma="0011"thentma:="0000";tmb:="0000";elsetma:=tma+1;endif;endif;endif;endif;qa<=tma;qb<=tmb;endprocess;ENDa1;2.3.2二十四進(jìn)制計(jì)數(shù)器仿真結(jié)果二十四進(jìn)制計(jì)數(shù)器模塊部分仿真結(jié)果如下圖5。圖5二十四進(jìn)制計(jì)數(shù)器仿真波形圖CLK：時(shí)鐘信號(hào)RST：復(fù)位信號(hào)低電平清零En：置數(shù)端低電平不讓它繼續(xù)計(jì)數(shù)qb、qa：輸出的四位二進(jìn)制數(shù),分別對(duì)于要輸出數(shù)的十位個(gè)位2.4分頻器2.4.1分頻器設(shè)計(jì)思路分頻器原理：輸入一個(gè)較高的頻率,比如750kHz,則設(shè)計(jì)算法,使得每輸入7500個(gè)脈沖輸出一個(gè)脈沖,這樣輸出端口就提供一個(gè)100Hz的頻率。輸入信號(hào)為clk和rst,分別為時(shí)鐘信號(hào)和復(fù)位信號(hào),輸出信號(hào)為clk_out,為分頻器1HZ的時(shí)鐘信號(hào)輸出。圖6分頻器示意圖分頻器模塊部分VHDL源程序如下。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYfenpinqiISPORT<CLK,RST:instd_logic;CLK_OUT:outstd_logic>;ENDfenpinqi;ARCHITECTUREbehavOFfenpinqiISsignalclk_data:std_logic;SIGNALCNT6:INTEGER:=0;BEGINPROCESS<CLK>BEGINIFRST='0'THENCNT6<=0;ELSIFCLK'EVENTANDCLK='1'THEN IFCNT6=2THENclk_data<=NOTclk_data;CNT6<=0; ELSECNT6<=CNT6+1;ENDIF;ENDIF;CLK_OUT<=clk_data;ENDPROCESS;ENDbehav；2.4.2分頻器仿真結(jié)果分頻器模塊部分仿真結(jié)果如下圖7。圖7分頻器仿真波形圖CLK：輸入分頻前的時(shí)鐘信號(hào)RST：復(fù)位信號(hào)低電平清零Clkout：輸出分頻后的時(shí)鐘信號(hào)2.5LED顯示2.5.1LED顯示模塊設(shè)計(jì)思路LED有著顯示亮度高,響應(yīng)速度快的特點(diǎn),最常用的是七段式LED顯示器,又稱數(shù)碼管。七段LED顯示器內(nèi)部由七個(gè)條形發(fā)光二極管和一個(gè)小圓點(diǎn)發(fā)光二極管組成,根據(jù)各管的亮暗組合成字符。LED數(shù)碼管的g～a七個(gè)發(fā)光二極管因加正電壓而發(fā)亮,因加零電壓而不能發(fā)亮,不同亮暗的組合就能形成不同的字形,這種組合稱之為字形碼<段碼>,如顯示"0",字形碼為3fh。數(shù)碼管的接口有靜態(tài)接口和動(dòng)態(tài)接口。動(dòng)態(tài)接口采用各數(shù)碼管循環(huán)輪流顯示的方法,當(dāng)循環(huán)顯示頻率較高時(shí),利用人眼的暫留特性,看不出閃爍顯示現(xiàn)象,這種顯示需要一個(gè)接口完成字形碼的輸出<字形選擇>,另一接口完成各數(shù)碼管的輪流點(diǎn)亮<數(shù)位選擇>。將二十四進(jìn)制計(jì)數(shù)器和2個(gè)六十進(jìn)制計(jì)數(shù)器的輸出作為L(zhǎng)EDA顯示模塊的輸入,在時(shí)鐘信號(hào)的控制下通過(guò)此模塊完成6個(gè)LED數(shù)碼管的顯示,輸出信號(hào)為WEI[2…0]和LED[6…0],分別為位選信號(hào)和段碼輸出。圖8LED顯示示意圖圖9LED數(shù)碼管結(jié)構(gòu)圖LED顯示模塊部分VHDL源程序如下。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYclock1IS PORT<CLK:INSTD_LOGIC; S1,S2,S3,S4,S5,S6:INSTD_LOGIC_VECTOR<3DOWNTO0>; WEI:OUTSTD_LOGIC_VECTOR<2DOWNTO0>; LED:OUTSTD_LOGIC_VECTOR<6DOWNTO0>>;ENDENTITY;ARCHITECTUREbehaveOFclock1IS SIGNALCNT6:INTEGERRANGE0TO5:=0; SIGNALSHUJU:STD_LOGIC_VECTOR<3DOWNTO0>;BEGIN PRO1:PROCESS<CLK> BEGIN IFCLK'EVENTANDCLK='1'THEN CNT6<=CNT6+1; CASECNT6IS WHEN0=>WEI<="000";SHUJU<=S1; WHEN1=>WEI<="001";SHUJU<=S2; WHEN2=>WEI<="010";SHUJU<=S3; WHEN3=>WEI<="011";SHUJU<=S4; WHEN4=>WEI<="100";SHUJU<=S5; WHEN5=>WEI<="101";SHUJU<=S6;CNT6<=0; WHENOTHERS=>NULL; ENDCASE; ENDIF; ENDPROCESS; PRO2:PROCESS<SHUJU> BEGIN CASESHUJUIS WHEN"0000"=>LED<="1111110"; WHEN"0001"=>LED<="0110000"; WHEN"0010"=>LED<="1101101"; WHEN"0011"=>LED<="1111001"; WHEN"0100"=>LED<="0110011"; WHEN"0101"=>LED<="1011011"; WHEN"0110"=>LED<="1011111"; WHEN"0111"=>LED<="1110000"; WHEN"1000"=>LED<="1111111"; WHEN"1001"=>LED<="1111011"; WHENothers=>LED<="0000000"; ENDCASE; ENDPROCESS;END;2.5.2LED顯示模塊仿真結(jié)果LED顯示模塊部分仿真結(jié)果如下圖10。圖10LED顯示模塊仿真波形圖Clk：時(shí)鐘信號(hào)s1,s2,s3,s4,s5,s6:輸入的的四位二進(jìn)制數(shù)led：輸出的七位二進(jìn)制數(shù),對(duì)應(yīng)數(shù)碼管腳的輸出gfedcbawei:輸出的三位而進(jìn)制數(shù)〔輸出范圍為000-101,控制led輸出,當(dāng)wei=000時(shí),led輸出s1對(duì)應(yīng)的十進(jìn)制數(shù)的數(shù)碼管腳gfedcba當(dāng)wei=001時(shí),led輸出s2對(duì)應(yīng)的十進(jìn)制數(shù)的數(shù)碼管腳gfedcba當(dāng)wei=010時(shí),led輸出s3對(duì)應(yīng)的十進(jìn)制數(shù)的數(shù)碼管腳gfedcba當(dāng)wei=011時(shí),led輸出s4對(duì)應(yīng)的十進(jìn)制數(shù)的數(shù)碼管腳gfedcba當(dāng)wei=100時(shí),led輸出s5對(duì)應(yīng)的十進(jìn)制數(shù)的數(shù)碼管腳gfedcba當(dāng)wei=101時(shí),led輸出s6對(duì)應(yīng)的十進(jìn)制數(shù)的數(shù)碼管腳gfedcba2.6頂層仿真頂層仿真仿真波形如下圖11圖11頂層仿真仿真波形CLK：時(shí)鐘信號(hào)RST：復(fù)位信號(hào)低電平清零En：置數(shù)端低電平不讓它繼續(xù)計(jì)數(shù)led：輸出的七位二進(jìn)制數(shù),對(duì)應(yīng)數(shù)碼管腳的輸出gfedcbawei:輸出的三位而進(jìn)制數(shù)〔輸出范圍為000-101,控制led輸出,當(dāng)wei=000時(shí),led輸出對(duì)于秒鐘的個(gè)位當(dāng)wei=001時(shí),led輸出對(duì)于秒鐘的十位當(dāng)wei=010時(shí),led輸出對(duì)于分鐘的個(gè)位當(dāng)wei=011時(shí),led輸出對(duì)于分鐘的十位當(dāng)wei=100時(shí),led輸出對(duì)于時(shí)鐘的個(gè)位當(dāng)wei=101時(shí),led輸出對(duì)應(yīng)時(shí)鐘的十位3課程設(shè)計(jì)總結(jié)通過(guò)本次課程設(shè)計(jì),把EDA課堂上學(xué)習(xí)的硬件描述語(yǔ)言應(yīng)用到了實(shí)際,鞏固了已經(jīng)學(xué)到的東西,并對(duì)它有