計(jì)算機(jī)組成原理講義-第4章主存儲(chǔ)器

1第四章主存儲(chǔ)器2

層次(多級(jí))存儲(chǔ)器系統(tǒng)一. 層次存儲(chǔ)器系統(tǒng)概述二. 主存儲(chǔ)器（MAINＭEMORY）的組成與設(shè)計(jì)三. 高速緩沖存儲(chǔ)器（CACHE）的組成與運(yùn)行原

理四. 虛擬存儲(chǔ)器（VIRTUALＭEMORY）的運(yùn)行原

理五.磁表面存儲(chǔ)設(shè)備的存儲(chǔ)原理與組成（DISK TAPE)

光盤設(shè)備的存儲(chǔ)原理與組成六. 磁盤陣列與容錯(cuò)技術(shù)3一.層次存儲(chǔ)器系統(tǒng)概述1.

用途及對(duì)其要求用途：存儲(chǔ)器系統(tǒng)是計(jì)算機(jī)中用于存儲(chǔ)程序和數(shù)據(jù)的部件，很重要。對(duì)其要求是：盡可能快的讀寫速度;盡可能大的存儲(chǔ)容量;盡可能低的成本費(fèi)用;怎樣才能同時(shí)實(shí)現(xiàn)這些要求呢？

用多級(jí)存儲(chǔ)器；把要用的程序和數(shù)據(jù)，按其使用的急迫程度分段調(diào)入存儲(chǔ)容量不同、運(yùn)行速度不同的存儲(chǔ)器中，并由硬軟件系統(tǒng)統(tǒng)一調(diào)度管理。4程序運(yùn)行的局部性原理2.程序運(yùn)行時(shí)的局部性原理表現(xiàn)在：在一小段時(shí)間內(nèi)，最近被訪問(wèn)過(guò)的程序和數(shù)據(jù)很可能再次被訪問(wèn)在空間上這些被訪問(wèn)的程序和數(shù)據(jù)

往往集中在一小片存儲(chǔ)區(qū)在訪問(wèn)順序上，指令順序執(zhí)行比轉(zhuǎn)移執(zhí)行的可能性大(大約5:1)合理地把程序和數(shù)據(jù)分配在不同存儲(chǔ)介質(zhì)中5解決方案選用生產(chǎn)與運(yùn)行成本不同的、存儲(chǔ)容量不同的，讀寫速度不同的多種存儲(chǔ)介質(zhì)，組成一個(gè)統(tǒng)一的存儲(chǔ)器系統(tǒng)，使每種介質(zhì)都處于不同的地位，發(fā)揮不同的作用，充分發(fā)揮各自在速度

容量

成本方面的優(yōu)勢(shì)，從而達(dá)到最優(yōu)性能價(jià)格比，以滿足使用要求。例如，用容量更小但速度最快的SRAM芯片組成CACHE，容量較大速度適中的DRAM芯片組成MAINMEMORY，用容量特大但速度極慢的磁盤設(shè)備構(gòu)成VIRTUALMEMORY。61993年大型計(jì)算機(jī)的存儲(chǔ)器系統(tǒng)3.

存取速度

存儲(chǔ)容量

存儲(chǔ)成本CPU10ns512B1800(美分/KB)緩存20~40ns128KB72主存60~100Ns512MB5.6虛存10~20ms60~228GB0.23后援2~20M512GB~2TB0.01

若能使CPU大部分時(shí)間訪問(wèn)高速緩存CACHE，速度最快；僅在從緩存中讀不到數(shù)據(jù)時(shí)才去讀主存，速度略慢但容量更大；當(dāng)從主存中還讀不到時(shí)才去成批量讀虛存，速度很慢容量極大；這就很好地同時(shí)解決了對(duì)速度、容量、成本三個(gè)方面的需求。71993年大型計(jì)算機(jī)的存儲(chǔ)器系統(tǒng)設(shè)備工藝帶寬傳送單位分配管理CPUECL400~8004~8B編譯器分配緩存256Kb250~40032B硬件控制

SRAM(MB/S)BLOCK主存4MB80~1330.5~1KBO.SDRAM(MB/S)PAGE虛存1GB3~5MB/S5~512KBO.S/用戶

DISCFILE后援5GB磁帶0.18~0.23后援O.S/用戶8靜態(tài)和動(dòng)態(tài)存儲(chǔ)器芯片特性

SRAM

DRAM存儲(chǔ)信息觸發(fā)器

電容

破壞性讀出非

是需要刷新不要

需要

送行列地址同時(shí)送

分兩次送運(yùn)行速度快

慢集成度低

高發(fā)熱量大

小存儲(chǔ)成本高

低94.層次之間應(yīng)滿足的原則(1).一致性原則：處在不同層次存儲(chǔ)器中的同一個(gè)信息應(yīng)保持相同的值。(2).包含性原則：處在內(nèi)層的信息一定被包含在其外層的存儲(chǔ)器中，反之則不成立,即內(nèi)層存儲(chǔ)器中的全部信息，是其相鄰?fù)鈱哟鎯?chǔ)器中一部分信息的復(fù)制品。104.1存儲(chǔ)器和存儲(chǔ)系統(tǒng)存儲(chǔ)器：存放計(jì)算機(jī)程序和數(shù)據(jù)的設(shè)備存儲(chǔ)系統(tǒng)：包括存儲(chǔ)器以及管理存儲(chǔ)器的軟硬件和相應(yīng)的設(shè)備11存儲(chǔ)系統(tǒng)的層次結(jié)構(gòu)CPUCACHE主存（內(nèi)存）輔存（外存）根據(jù)各種存儲(chǔ)器的存儲(chǔ)容量、存取速度和價(jià)格比的不同，將它們按照一定的體系結(jié)構(gòu)組織起來(lái)，使所放的程序和數(shù)據(jù)按照一定的層次分布在各種存儲(chǔ)器中。121、主存和高速緩存之間的關(guān)系Cache引入:為解決cpu和主存之間的速度差距,提高整機(jī)的運(yùn)算速度,在cpu和主存之間插入的由高速電子器件組成的容量不大,但速度很高的存儲(chǔ)器作為緩沖區(qū)。Cache特點(diǎn)存取速度快，容量小，存儲(chǔ)控制和管理由硬件實(shí)現(xiàn)Cache工作原理——程序訪問(wèn)的局部性在較短時(shí)間內(nèi)由程序產(chǎn)生的地址往往集中在存儲(chǔ)器邏輯地址空間的很小范圍內(nèi)。（指令分布的連續(xù)性和循環(huán)程序及子程序的多次執(zhí)行）數(shù)據(jù)分布不如指令明顯，但對(duì)數(shù)組的訪問(wèn)及工作單元的選擇可使存儲(chǔ)地址相對(duì)集中。132、主存與輔存之間的關(guān)系主存:(半導(dǎo)體)優(yōu):速度快缺:容量受限,單位成本高,斷電丟失信息輔存:(光盤,磁盤)優(yōu):容量大,信息長(zhǎng)久保存,單位成本低.缺:存取速度慢CPU正在運(yùn)行的程序和數(shù)據(jù)存放在主存暫時(shí)不用的程序和數(shù)據(jù)存放在輔存輔存只與主存進(jìn)行數(shù)據(jù)交換144.2存儲(chǔ)器的類型和特點(diǎn)按存儲(chǔ)介質(zhì)分半導(dǎo)體存儲(chǔ)器、磁表面存儲(chǔ)器、光存儲(chǔ)器按讀寫性質(zhì)分隨機(jī)讀寫存儲(chǔ)器（RAM）靜態(tài)隨機(jī)存儲(chǔ)器（SRAM）；動(dòng)態(tài)隨機(jī)存儲(chǔ)器（DRAM）由于它們存儲(chǔ)的內(nèi)容斷電則消失故稱為易失性存儲(chǔ)器只讀存儲(chǔ)器（ROM）掩膜型ROM，EPROM，EEPROM由于其內(nèi)容斷電也不消失故稱為非易失性存儲(chǔ)器按在計(jì)算機(jī)中的層次作用分主存儲(chǔ)器、輔助存儲(chǔ)器、高速緩沖存儲(chǔ)器154.3存儲(chǔ)器的主要技術(shù)指標(biāo)存儲(chǔ)容量：存放信息的總數(shù)，通常以字節(jié)Byte)為單位B、KB、MB、GB、TB。存儲(chǔ)周期：CPU連續(xù)兩次訪問(wèn)存儲(chǔ)器所需要的最短時(shí)間間隔。最大存取時(shí)間:是存儲(chǔ)器從接到尋找存儲(chǔ)單元的地址碼開始,到讀出或存入數(shù)據(jù)為止所需的時(shí)間.存儲(chǔ)器的價(jià)格：通常以每位價(jià)格P來(lái)衡量其他可靠性、存儲(chǔ)密度、信息存儲(chǔ)的長(zhǎng)期性、功耗(分操作功耗和維持功耗)、物理尺寸(集成度)164.4主存儲(chǔ)器的基本操作主存儲(chǔ)器用來(lái)暫時(shí)存儲(chǔ)CPU正在使用的指令和數(shù)據(jù),它和CPU的關(guān)系最為密切。CPU通過(guò)使用AR（地址寄存器）和DR（數(shù)碼寄存器）和總線與主存進(jìn)行數(shù)據(jù)傳送。為了從存儲(chǔ)器中取一個(gè)信息字，CPU必須指定存儲(chǔ)器字地址并進(jìn)行“讀’操作。CPU需要把信息率的地址送到AR，經(jīng)地址總線送往主存儲(chǔ)器、同時(shí)，CPU應(yīng)用控制線（read）發(fā)一個(gè)讀”請(qǐng)求、此后，CPU等待從主存儲(chǔ)器發(fā)來(lái)的回答信號(hào)通知CPU‘讀”操作完成、主存儲(chǔ)器通過(guò)ready線做出回答，若。rady信號(hào)為“1’，說(shuō)明存儲(chǔ)字的內(nèi)容已經(jīng)讀出，并放在數(shù)據(jù)總線上，送人DR、這時(shí)“取”數(shù)操作完成。為了“存’一個(gè)字到主存，CPU先將信息率在主存中的地址經(jīng)AR送地址總線，并將信息字送DR、同時(shí)發(fā)出‘寫’命令。此后，CPU等待寫操作完成信號(hào)。主存儲(chǔ)器從數(shù)據(jù)總線接收到信息字并按地址總線指定的地址存儲(chǔ)，然后經(jīng)ready控制線發(fā)回存儲(chǔ)器操作完成信號(hào)、這時(shí)‘存’數(shù)操作完成。174.5

半導(dǎo)體存儲(chǔ)器4.5.1常用半導(dǎo)體存儲(chǔ)器RAM和ROMRAM組成結(jié)構(gòu)器件分雙極型和MOS型雙極型:速度快,集成度低,功耗大,成本高.MOS型:速度低.集成度高,功耗低,工藝簡(jiǎn)單分類：DRAM,EDORAM,SIMM(SingleIn-lineMemoryModule),SDRAM,SGRAMROM:掩膜ROM,PROM,EPROM,EEPROM184.5.2存儲(chǔ)器的基本結(jié)構(gòu)及各部分的功能.1.半導(dǎo)體存儲(chǔ)器的基本組成.存儲(chǔ)矩陣地址譯碼器三態(tài)雙向緩沖器存儲(chǔ)控制邏輯A0A1AF-1D0D1DW-1R/WCECE192.存儲(chǔ)矩陣字結(jié)構(gòu):同一芯片存放一個(gè)字的多位(1024b=128B)優(yōu)點(diǎn)是:選中某個(gè)單元,其包含的各位信息可從同一芯片讀出,缺點(diǎn)是芯片外引線較多,成本高.適合容量小的靜態(tài)RAM.位結(jié)構(gòu):同一芯片存放多個(gè)字的同一位.優(yōu)點(diǎn)是芯片的外引線少,缺點(diǎn)是需要多個(gè)芯片組和工作.適合動(dòng)態(tài)RAM和大容量靜態(tài)RAM 一個(gè)基本單元電路只能存放一位二進(jìn)制信息,為保存大量信息,存儲(chǔ)器中需要將許多基本單元電路按一定的順序排列成陣列形式,這樣的這列稱為存儲(chǔ)矩陣.排列方式:字結(jié)構(gòu)和位結(jié)構(gòu).10221023123位結(jié)構(gòu)01127字結(jié)構(gòu)D7D6D0203.地址譯碼器功能:接收系統(tǒng)總線傳來(lái)的地址信號(hào),產(chǎn)生地址譯碼信號(hào)后,選中存儲(chǔ)矩陣中的某個(gè)或幾個(gè)基本存儲(chǔ)單元.分類:單譯碼,雙譯碼單譯碼方式適合小容量的存儲(chǔ)器例如：地址線12根對(duì)應(yīng)4096個(gè)狀態(tài)，需要4096根譯碼線雙譯碼方式適合大容量存儲(chǔ)器(也稱為矩陣譯碼器）分X、Y兩個(gè)方向的譯碼例如：地址線12根X、Y方向各6根，64*64=4096個(gè)狀態(tài)，128根譯碼線21單譯碼存儲(chǔ)結(jié)構(gòu)（64*8位）

0,00,763，063，7X地址譯碼器A0A5X0X63三態(tài)雙向緩沖存儲(chǔ)器D0D7R/WCE222位地址單譯碼示例： 2位地址碼產(chǎn)生4條譯碼線（“1”有效）A1A0F0F1F2F3230，08位0，638位63，08位63，638位X地址譯碼器A0A5雙譯碼存儲(chǔ)結(jié)構(gòu)行地址，列地址）（1位*8片位擴(kuò)展）X0X63Y地址譯碼器A6A11Y0Y63I/ODB8位244.存儲(chǔ)器控制電路功能:通過(guò)存儲(chǔ)器控制信號(hào)的引線端,接收來(lái)自CPU或外部電路的控制信號(hào),經(jīng)過(guò)組合變換后,對(duì)存儲(chǔ)矩陣,地址譯碼器和三態(tài)雙向緩沖器進(jìn)行控制.基本引腳CS,R/W254.5.3

半導(dǎo)體隨機(jī)存儲(chǔ)器靜態(tài)隨機(jī)存儲(chǔ)器SRAM動(dòng)態(tài)隨機(jī)存儲(chǔ)器DRAM

26工藝雙極型MOS型TTL型ECL型速度很快、功耗大、容量小電路結(jié)構(gòu)PMOSNMOSCMOS功耗小、容量大工作方式靜態(tài)MOS動(dòng)態(tài)MOS存儲(chǔ)信息原理靜態(tài)存儲(chǔ)器SRAM動(dòng)態(tài)存儲(chǔ)器DRAM（雙極型、靜態(tài)MOS型）：依靠雙穩(wěn)態(tài)電路內(nèi)部交叉反饋的機(jī)制存儲(chǔ)信息。（動(dòng)態(tài)MOS型）：依靠電容存儲(chǔ)電荷的原理存儲(chǔ)信息。功耗較大,速度快,作Cache。功耗較小,容量大,速度較快,作主存。（靜態(tài)MOS除外）金屬-氧化物-半導(dǎo)體(Metal-Oxide-Semiconductor)結(jié)構(gòu)的晶體管簡(jiǎn)稱MOS晶體管，有P型MOS管和N型MOS管之分。由MOS管構(gòu)成的集成電路稱為MOS集成電路，而由PMOS管和NMOS管共同構(gòu)成的互補(bǔ)型MOS集成電路即為CMOS-IC（ComplementaryMOSIntegratedCircuit）。ECL電路是射極耦合邏輯（EmitterCoupleLogic）集成電路的簡(jiǎn)稱與TTL電路不同，ECL電路的最大特點(diǎn)是其基本門電路工作在非飽和狀態(tài)所以，ECL電路的最大優(yōu)點(diǎn)是具有相當(dāng)高的速度這種電路的平均延遲時(shí)間可達(dá)幾個(gè)毫微秒甚至亞毫微秒數(shù)量級(jí)這使得ECL集成電路在高速和超高速數(shù)字系統(tǒng)中充當(dāng)無(wú)以匹敵的角色271靜態(tài)MOS存儲(chǔ)單元與存儲(chǔ)芯片1.1.1六管單元（1）組成T1、T3：MOS反相器Vcc觸發(fā)器T3T1T4T2T2、T4：MOS反相器T5T6T5、T6：控制門管ZZ：字線，選擇存儲(chǔ)單元位線，完成讀/寫操作WWW、W：（2）定義“0”：T1導(dǎo)通，T2截止；“1”：T1截止，T2導(dǎo)通。1.1靜態(tài)RAM的工作原理28（3）工作T5、T6Z：加高電平，高、低電平，寫1/0。（4）保持只要電源正常，保證向?qū)ü芴峁╇娏鳎隳芫S持一管導(dǎo)通，另一管截止的狀態(tài)不變，∴稱靜態(tài)。VccT3T1T4T2T5T6ZWW導(dǎo)通，選中該單元。寫入：在W、W上分別加讀出：根據(jù)W、W上有無(wú)電流，讀1/0。Z：加低電平，T5、T6截止，該單元未選中，保持原狀態(tài)。靜態(tài)單元是非破壞性讀出，讀出后不需重寫。291.1.2單管單元刷新放大器行選擇信號(hào)列選擇信號(hào)數(shù)據(jù)輸入/輸出線QC302.2存儲(chǔ)芯片31地址端：（2）內(nèi)部尋址邏輯2114（1K×4）191018A6A5A4A3A0A1A2CSGNDVccA7A8A9D0D1D2D3WEA9--A0（入）數(shù)據(jù)端：D3--D0（入/出）控制端：片選CS=0選中芯片=1未選中芯片寫使能WE=0寫=1讀電源、地尋址空間1K，存儲(chǔ)矩陣分為4個(gè)位平面，每面1K×1位。例.SRAM芯片（1）外特性2114（1K×4位）32X0每面矩陣排成64行×16列。

行譯碼6位行地址X63

列譯碼Y0Y15Xi讀/寫線路YiWWWW兩級(jí)譯碼一級(jí)：地址譯碼，選擇字線、位線。二級(jí)：一根字線和一組位線交叉，選擇一位單元。4位列地址64×1664×1664×1664×161K1K1K1K332動(dòng)態(tài)MOS存儲(chǔ)單元與存儲(chǔ)芯片1.四管單元（1）組成T1、T2：記憶管C1、C2：柵極電容T3、T4：控制門管Z：字線位線W、W：（2）定義“0”：T1導(dǎo)通，T2截止“1”：T1截止，T2導(dǎo)通T1T2T3T4ZWWC1C2（C1有電荷，C2無(wú)電荷）；（C1無(wú)電荷，C2有電荷）。（3）工作Z：加高電平，T3、T4導(dǎo)通，選中該單元。342.單管單元（1）組成（4）保持T1T2T3T4ZWWC1C2寫入：在W、W上分別加高、低電平，寫1/0。讀出：W、W先預(yù)充電至再根據(jù)W、W上有無(wú)電流，高電平，斷開充電回路，讀1/0。Z：加低電平，T3、T4截止，該單元未選中，保持原狀態(tài)。需定期向電容補(bǔ)充電荷（動(dòng)態(tài)刷新），∴稱動(dòng)態(tài)。四管單元是非破壞性讀出，讀出過(guò)程即實(shí)現(xiàn)刷新。C：記憶單元CWZTT：控制門管Z：字線W：位線353.存儲(chǔ)芯片（2）定義（4）保持寫入：Z加高電平，T導(dǎo)通，在W上加高/低電平，寫1/0。讀出：W先預(yù)充電，根據(jù)W線電位的變化，讀1/0。斷開充電回路。Z：加低電平，T截止，該單元未選中，保持原狀態(tài)。單管單元是破壞性讀出，讀出后需重寫。“0”：C無(wú)電荷，電平V0（低）CWZT外特性：“1”：C有電荷，電平V1（高）（3）工作Z加高電平，T導(dǎo)通，例.DRAM芯片2164（64K×1位）V36地址端：2164（64K×1）18916GNDCASDoA6A3A4A5A7A7~A0（入）數(shù)據(jù)端：Di（入）控制端：片選寫使能WE=0寫=1讀電源、地空閑/刷新DiWERASA0A2A1Vcc分時(shí)復(fù)用，提供16位地址。Do（出）行地址選通RAS列地址選通CAS：=0時(shí)A7~A0為行地址高8位地址：=0時(shí)A7~A0為列地址低8位地址1腳未用，或在新型號(hào)中用于片內(nèi)自動(dòng)刷新。372.3半導(dǎo)體存儲(chǔ)器邏輯設(shè)計(jì)需解決：芯片的選用、例1.用2114（1K×4）SRAM芯片組成容量為4K×8的存儲(chǔ)器。地址總線A15~A0（低）,雙向數(shù)據(jù)總線D7~D0（低）,讀/寫信號(hào)線R/W。給出芯片地址分配與片選邏輯,并畫出M框圖。1.計(jì)算芯片數(shù)動(dòng)態(tài)M的刷新、（1）先擴(kuò)展位數(shù)，再擴(kuò)展單元數(shù)。主存的組織涉及：主存的校驗(yàn)。地址分配與片選邏輯、信號(hào)線的連接。2片1K×4

1K×8

4組1K×8

4K×8

8片M的邏輯設(shè)計(jì)、38存儲(chǔ)器尋址邏輯2.地址分配與片選邏輯（2）先擴(kuò)展單元數(shù)，再擴(kuò)展位數(shù)。4片1K×4

4K×4

2組4K×4

4K×8

8片芯片內(nèi)的尋址系統(tǒng)(二級(jí)譯碼)芯片外的地址分配與片選邏輯為芯片分配哪幾位地址，以便尋找片內(nèi)的存儲(chǔ)單元由哪幾位地址形成芯片選擇邏輯，以便尋找芯片存儲(chǔ)空間分配：4KB存儲(chǔ)器在16位地址空間（64KB）中占據(jù)任意連續(xù)區(qū)間。3964KB1K×41K×41K×41K×41K×41K×41K×41K×4需12位地址尋址：4KBA15…A12A11A10A9……A0A11……A0000

……

0任意值001

……

1011

……

1101

……

1010

……

0100

……

0110

……

0111

……

1片選芯片地址低位地址分配給芯片，高位地址形成片選邏輯。芯片芯片地址片選信號(hào)片選邏輯1K1K1K1KA9……A0A9……A0A9……A0A9……A0CS0CS1CS2CS3A11A10A11A10A11A10A11A1040存儲(chǔ)器的讀、寫周期tRC地址CS數(shù)據(jù)輸出tAtCOtCXADC讀取時(shí)間：是指從地址有效到數(shù)據(jù)穩(wěn)定到外部數(shù)據(jù)總線上的時(shí)間。讀取周期tRC

=讀取時(shí)間tA+恢復(fù)時(shí)間。

tco片選穩(wěn)定時(shí)間；tcx輸出延遲時(shí)間。讀周期41tWCtwc寫周期=地址建立taw+寫脈沖寬度tw+寫操作恢復(fù)。tDw數(shù)據(jù)有效時(shí)間。寫周期地址CS數(shù)據(jù)輸入BADCStW數(shù)據(jù)保持?jǐn)?shù)據(jù)輸出tDWtAW424.6半導(dǎo)體只讀存儲(chǔ)器（非易失性）1.基本結(jié)構(gòu),特點(diǎn)及類型行譯碼器A0A1列譯碼器A2A2片選數(shù)據(jù)432.一次性可編程存儲(chǔ)器PROM行線X列線YVCCTXY熔絲44只讀存儲(chǔ)器

掩膜式：

MOS

ROM0單元1單元雙極型ROM二極管ROM行選列選行選列選列選Vdd行選列選行選行選列選列選行選45熔絲陣列46可擦寫ROM——EPROM47MOS晶體管與EPROM單元的兩種工作狀態(tài)48電可擦寫ROM—EEPROM及Flash存儲(chǔ)器基本存儲(chǔ)單元由一個(gè)管子組成，但與其他電路相比管于內(nèi)多增加了一個(gè)浮置柵。如編程序（寫入）時(shí)，控制柵接+12V編程序電壓Vpp，源極接地，漏極上加5V電壓、漏源極間的電場(chǎng)作用使電子穿越溝道，在控制柵的高壓吸引下這些自由電子越過(guò)氧化層進(jìn)人浮置柵極，當(dāng)浮置柵極獲得足夠多的自由電子后，漏源極間便形成導(dǎo)電溝道（接通狀態(tài)），信息存儲(chǔ)在周圍都被氧化層絕緣的浮置柵上，即使掉電，信息仍保存?；礃O--------漏極電極導(dǎo)體控制柵極二氧化硅浮置柵極49

3.紫外線擦除可編程序的只讀存儲(chǔ)器（EPROM）

為了能多次修改ROM中的內(nèi)容，產(chǎn)生了EPROM。其基本存儲(chǔ)單元由一個(gè)管子組成，但與其他電路相比管于內(nèi)多增加了一個(gè)浮置柵。如編程序（寫入）時(shí)，控制柵接+12V編程序電壓Vpp，源極接地，漏極上加5V電壓、漏源極間的電場(chǎng)作用使電子穿越溝道，在控制柵的高壓吸引下這些自由電子越過(guò)氧化層進(jìn)人浮置柵極，當(dāng)浮置柵極獲得足夠多的自由電子后，漏源極間便形成導(dǎo)電溝道（接通狀態(tài)），信息存儲(chǔ)在周圍都被氧化層絕緣的浮置柵L，即使掉電，信息仍保存。當(dāng)EPROM中的內(nèi)容需要改寫時(shí)，先將其全部?jī)?nèi)容擦除，然后再編程、擦除是靠紫外線使浮置柵上電荷泄漏而實(shí)現(xiàn)的。EPROM芯片封裝上方有一個(gè)石英玻璃窗口，將器件從電路上取下，用紫外線照射這個(gè)窗口可實(shí)現(xiàn)整體擦除、EPROM的編程次數(shù)基本不受限制（型號(hào)為27***）。50

4.可電擦可編程序只讀存儲(chǔ)器（EEPROM）EEPROM的編程序原理與FPROM相同，但擦除原理完全不同，重復(fù)改寫的次數(shù)有限制（因氧化層被磨損），一般為10萬(wàn)次。其讀寫操作可按每個(gè)位或每個(gè)字節(jié)進(jìn)行，類似于SRAM，但每字節(jié)的寫人周期要幾毫秒，比SRAM長(zhǎng)得多、EEPROM其柵極氧化層比EPROM薄，因此具有電擦除功能（型號(hào)28***）。5.快速除讀寫存儲(chǔ)器（FlashMemory）FlashMemory是在FPROM與EEPROM基礎(chǔ)上發(fā)展起來(lái)的，它與EPROM一樣，用單管來(lái)存儲(chǔ)一位信息，它與EEPROM相同之處是用電來(lái)擦除、但是它只能擦除整個(gè)區(qū)或整個(gè)器件?？觳脸x寫存儲(chǔ)器于1983年推出，1988年商品化。它兼有ROM和RAM兩者的性能，又有DRAM一樣的高密度。目前價(jià)格已低于DRAM，芯片容量已接近于DRAM，是唯一具有大存儲(chǔ)量、非易失性、低價(jià)格、可在線改寫和高速度（讀）等特性的存儲(chǔ)器、它是近年來(lái)發(fā)展很快很有前途的存儲(chǔ)器（型號(hào)29***）514.7DRAM的研制與發(fā)展

近年來(lái)，開展了基于DRAM結(jié)構(gòu)的研究與發(fā)展工作，現(xiàn)簡(jiǎn)單介紹目前使用的類型于下；1.EDODRAM

擴(kuò)充數(shù)據(jù)輸出（extendeddataout簡(jiǎn)稱EDO），它在完成當(dāng)前內(nèi)存周期前即可開始下一內(nèi)存周期的操作,因此能提高數(shù)據(jù)帶寬或傳輸率。2.同步DRAM（SDRAM）

具有新結(jié)構(gòu)和新接口的SDRAM已被廣泛應(yīng)用于計(jì)算機(jī)系統(tǒng)中、它的讀寫周期（10n～15us）比EDODRAM（20ns～30us）快，取代了EDODRAM。

典型的DRAM是異步工作的，處理器送地址和控制信號(hào)到存儲(chǔ)器后，等待存儲(chǔ)器進(jìn)行內(nèi)部操作（選擇行線和列線讀出信號(hào)放大并送輸出緩沖器等），因而影響了系統(tǒng)性能。而SDRAM與處理器之間的數(shù)據(jù)傳送是同步的，在系統(tǒng)時(shí)鐘控制下，處理器送地址和控制命令到SDRAM后，在經(jīng)過(guò)一定數(shù)量（其值是已知的）的時(shí)鐘周期后，SDRAM完成讀或?qū)懙膬?nèi)部操作、在此期間，處理器可以去進(jìn)行其他工作，而不必等待之。SDRAM采用成組傳送方式（即一次傳送一組數(shù)據(jù)），對(duì)順序傳送大量數(shù)據(jù)（如字處理和多媒體等）特別有效.52

3.RambusDRAM(RDRAM)該芯片采取垂直封裝，所有引出針都從一邊引出，使得存儲(chǔ)器的裝配非常緊湊。它與CPU之間傳送數(shù)據(jù)是通過(guò)專用的RDRAM總線進(jìn)行的，而且不用通常的RAS,CAS,WE和CE信號(hào)。該芯片采取異步成組數(shù)據(jù)傳輸協(xié)議，在開始傳送時(shí)需要較大存取時(shí)間（例如48ns），以后可達(dá)到500Mb／S的傳輸率、能達(dá)到這樣的高速度是因?yàn)榫_地規(guī)定了總線的阻抗、時(shí)鐘和信號(hào)。RDRAM從高速總線上得到訪存請(qǐng)求，包括地址、操作類型和傳送的字節(jié)數(shù)。

Rambus得到Intel公司的支持，其高檔的Pentlum3處理器采用了RambusDRAM結(jié)構(gòu)。4.集成隨機(jī)存儲(chǔ)器（IRAM）

將整個(gè)DRAM系統(tǒng)集成在一個(gè)芯片內(nèi)，包括存儲(chǔ)單元陣列、刷新邏輯、裁決邏輯、地址分時(shí)、控制邏輯及時(shí)序等、片內(nèi)還附加有測(cè)試電路。5.ASICRAM

根據(jù)用戶需求而設(shè)計(jì)的專用存儲(chǔ)器芯片，它以RAM為中心，并結(jié)合其他邏輯功能電路。例如，視頻存儲(chǔ)器（videomemory）是顯示專用存儲(chǔ)器，它接收外界送來(lái)的圖像信息然后向顯示系統(tǒng)提供高速串行信息。53動(dòng)態(tài)存儲(chǔ)器芯片544.8主存儲(chǔ)器的組成與控制主存儲(chǔ)器:計(jì)算機(jī)中存放當(dāng)前正在執(zhí)行的程序和其使用數(shù)據(jù)的存儲(chǔ)器.存儲(chǔ)器的地址:對(duì)存儲(chǔ)單元進(jìn)行順序編號(hào).地址空間:地址長(zhǎng)度所限定能訪問(wèn)的存儲(chǔ)單元數(shù)目.55主存儲(chǔ)器的基本組成與結(jié)構(gòu)MAR地址譯碼器存儲(chǔ)體讀寫電路MDRK位地址總線...N位數(shù)據(jù)總線控制電路控制信號(hào)1.主存儲(chǔ)器的基本結(jié)構(gòu)56ABK位（給出地址）WRITEREAD

是計(jì)算機(jī)中存儲(chǔ)正處在運(yùn)行中的程序和數(shù)據(jù)(或一部分)的部件，通過(guò)地址數(shù)據(jù)控制三類總線與其它部件連通；

CPUMainMemoryDBn位（傳送數(shù)據(jù)）READY地址總線AB

的位數(shù)決定了可尋址的最大內(nèi)存空間，數(shù)據(jù)總線DB

的位數(shù)與工作頻率的乘積正比于最高數(shù)據(jù)入出量，控制總線CB指出總線周期的類型和本次入出操作完成的時(shí)刻。57靜態(tài)存儲(chǔ)器字位擴(kuò)展2K*8bits2K*8bits2K*8bits2K*8bits地址總線低11位高位地址譯碼給出片選信號(hào)/CS0/CS1高八位數(shù)據(jù)低八位數(shù)據(jù)/WE58主存儲(chǔ)器的讀寫過(guò)程

數(shù)據(jù)寄存器讀過(guò)程:給出地址主存儲(chǔ)體給出片選與讀命令保存讀出內(nèi)容

寫過(guò)程:給出地址給出片選與數(shù)據(jù)地址寄存器給出寫命令/WE/CS0/CS159由于讀出單元的信號(hào)很小，故要求使用特別靈敏的放大電路，通常用一個(gè)觸發(fā)器線路完成，即在執(zhí)行讀操作之前，用特定辦法控制該觸發(fā)器的1和0輸出端同電位，讀操作時(shí)在去掉該控制的同時(shí)，用讀出的信號(hào)使觸發(fā)器朝確定方向翻轉(zhuǎn)，一方面指明讀出的是1還是0，另一方面又自動(dòng)完成讀出內(nèi)容的回寫。但還有兩個(gè)問(wèn)題必須解決：讀出為0值時(shí)，沒(méi)有信號(hào)給出，也就不能控制觸發(fā)器翻轉(zhuǎn)；讀出線上的寄生電容負(fù)載，會(huì)影響觸發(fā)器正常的翻轉(zhuǎn)能力。解決的辦法是：把存儲(chǔ)器陣列的每列分成左右相同的兩組，各置于觸發(fā)器的兩端，以消除寄生電容負(fù)載對(duì)觸發(fā)器翻轉(zhuǎn)造成的不平衡影響在讀出放大電路兩側(cè)各設(shè)一個(gè)電容值等于CS/2的參考單元，寫入的內(nèi)容恒為1，保證讀出不管為0還是為1，總會(huì)得到個(gè)

±U/2的信號(hào)，以確保觸發(fā)器朝確定方向翻轉(zhuǎn)，能區(qū)分0和1。更詳細(xì)的內(nèi)容請(qǐng)大家閱讀教材相關(guān)章節(jié)和其它參考資料。60破壞性讀出：讀操作后，被讀單元的內(nèi)容一定被清為零，必須把剛讀出的內(nèi)容立即寫回去，通常稱其為預(yù)充電延遲，它影響存儲(chǔ)器的工作頻率，在結(jié)束預(yù)充電前不能開始下一次讀。要定期刷新：在不進(jìn)行讀寫操作時(shí)，DRAM存儲(chǔ)器的各單元處于斷路狀態(tài)，由于漏電的存在，保存在電容CS上的電荷會(huì)慢慢地漏掉，為此必須定時(shí)予以補(bǔ)充，通常稱其為刷新操作。刷新不是按字處理，而是每次刷新一行，即為連接在同一行上所有存儲(chǔ)單元的電容補(bǔ)充一次能量。刷新有兩種常用方式：集中刷新，停止內(nèi)存讀寫操作，逐行將所有各行刷新一遍；分散刷新，每一次內(nèi)存讀寫后，刷新一行，各行輪流進(jìn)行?；蛟谝?guī)定的期間內(nèi)，如2ms，能輪流把所有各行刷新一遍?？焖俜猪?yè)組織的存儲(chǔ)器：行、列地址要分兩次給出，但連續(xù)地讀寫用到相同的行地址時(shí)，也可以在前一次將行地址鎖存，之后僅送列地址，以節(jié)省送地址的時(shí)間，支持這種運(yùn)行方式的被稱為快速分頁(yè)組織的存儲(chǔ)器。61主存儲(chǔ)器的多體結(jié)構(gòu)為了提高計(jì)算機(jī)系統(tǒng)的工作效率，需要提高主存儲(chǔ)器的讀寫速度。為此可以實(shí)現(xiàn)多個(gè)能夠獨(dú)立地執(zhí)行讀寫的主存儲(chǔ)器體，以便提高多個(gè)存儲(chǔ)體之間并行讀寫的能力。多體結(jié)構(gòu)同時(shí)適用于靜態(tài)和動(dòng)態(tài)的存儲(chǔ)器?？紤]到程序運(yùn)行的局部性原理，多個(gè)存儲(chǔ)體應(yīng)按低位地址交叉編址的方式加以組織。類似的也可按一體多字的方式設(shè)計(jì)存儲(chǔ)器。62

I/O

I/O4.8.1存儲(chǔ)器容量的擴(kuò)展位擴(kuò)展4M1I/O

I/O數(shù)據(jù)線8條D7。。D0地址線22條A21A0CSR/W··63位擴(kuò)展

A19-2A19-2MREQ#R/W#CPUD31D2D1D0D31~D0WE

A

CE256K×1DWE

A

CE256K×1DWE

A

CE256K×1DWE

A

CE256K×1D64字?jǐn)U展

CS1M8R/WD7~D0

CS1M8R/WD7~D0R/WA20A19A0A19~A0A19~A065字?jǐn)U展66字位擴(kuò)展如果一個(gè)存儲(chǔ)容量為M字N位所用芯片規(guī)格為L(zhǎng)字K位那么這個(gè)存儲(chǔ)器共用M/LN/K個(gè)芯片例如：要組成16M8位的存儲(chǔ)器系統(tǒng)，目前有芯片規(guī)格為4M1位若干片需用32片若有芯片規(guī)格為1M8位則需用16片CSI/OA0~A21R/W678片4片A23~A2216M*8位D7D0CSI/O4M*1位A21~A0R/WCSI/O4M*1位A21~A0R/WCSI/O4M*1位A21~A0R/WCSI/O4M*1位A21~A0R/WA21~A0譯碼器Y0Y368字位擴(kuò)展69例如：使用Intel2114芯片（1K*4bit）擴(kuò)展為4K*8bit存儲(chǔ)器

70

4.8.2存儲(chǔ)控制在存儲(chǔ)器中，往往需要增設(shè)附加電路、這些附加電路包括地址多路轉(zhuǎn)換線路、地址選通、刷新邏輯，以及讀/寫控制邏輯等。在大容量存儲(chǔ)器芯片中，為了減少芯片地址線引出端數(shù)目．將地址碼分兩次送到存儲(chǔ)器芯片，因此芯片地址線引出端減少到地址碼的一半。刷新邏輯是為動(dòng)態(tài)MOS隨機(jī)存儲(chǔ)器的刷新準(zhǔn)備的、通過(guò)定時(shí)刷新、保證動(dòng)態(tài)MOS存儲(chǔ)器的信息不致丟失。動(dòng)態(tài)MOS存儲(chǔ)器采用“讀出”方式進(jìn)行刷新、因?yàn)樵谧x出過(guò)程中恢復(fù)了存儲(chǔ)單元的MOS柵極電容電荷并保持原單元的內(nèi)容，所以讀出過(guò)程就是再生過(guò)程。但是存儲(chǔ)器的訪問(wèn)地址是隨機(jī)的，不能保證所有的存儲(chǔ)單元在一定時(shí)間內(nèi)都可以通過(guò)正常的讀寫操作進(jìn)行刷新，因此需要專門予以考慮.通常，在再生過(guò)程中只改變行選擇線地址，每次再生一行依次對(duì)存儲(chǔ)器的每一行進(jìn)行讀出，就可完成對(duì)整個(gè)RAM的刷新。從上一次對(duì)整個(gè)存儲(chǔ)器刷新結(jié)束下一次對(duì)整個(gè)存儲(chǔ)器全部刷新一遍為止，這一段時(shí)間間隔稱作再生周期，又叫刷新周期，一般為2ms。71通常有兩種刷新方式。（l）集中刷新集中式刷新指在一個(gè)刷新周期內(nèi)，利用一段固定的時(shí)間依次對(duì)存儲(chǔ)器的所有行逐一再生，在此期間停止對(duì)存儲(chǔ)器的讀和寫。例如，一個(gè)存儲(chǔ)器有1024行系統(tǒng)工作周期為200us。RAM刷新周期為2ms。這樣，在每個(gè)刷新周期內(nèi)共有10000個(gè)工作周期，其中用于再生的為IO24個(gè)工作周期，用于讀和寫的為8976個(gè)工作周期。即(2ms/200us)-1024=8976。集中刷新的缺點(diǎn)是在刷新期間不能訪問(wèn)存儲(chǔ)器，有時(shí)會(huì)影響計(jì)算機(jī)系統(tǒng)的正確工作。（2）分布式刷新采取在2mS時(shí)間內(nèi)分散地將1024行刷新一遍的方法，具體做法是將刷新周期除以行數(shù)，得到兩次刷新操作之間的時(shí)間間隔t,利用邏輯電路每隔時(shí)間t產(chǎn)生一次刷新請(qǐng)求。動(dòng)態(tài)MOS存儲(chǔ)器的刷新需要有硬件電路的支持包括刷新計(jì)數(shù)器、刷新訪存裁決，刷新控制邏輯等。這些線路可以集中在RAM存儲(chǔ)控制器芯片中。72存儲(chǔ)器芯片的控制信號(hào)73SRAM時(shí)序讀周期：地址有效CS有效數(shù)據(jù)輸出CS復(fù)位地址撤銷寫周期：地址有效CS有效數(shù)據(jù)有效CS復(fù)位（數(shù)據(jù)輸入）地址撤銷74DRAM時(shí)序（一）讀周期(讀/WE=1工作方式)：行地址有效行地址選通列地址有效列地址選通數(shù)據(jù)輸出行選通、列選通及地址撤銷(a)

讀周期RASCASADDWEDouttCAStRCStRCHtRACtCACtDOHtCYCtRAStAHtASCtAHtASR75DRAM時(shí)序（二）寫周期(寫/WE=0工作方式)：行地址有效行地址選通列地址、數(shù)據(jù)有效列地址選通數(shù)據(jù)輸入行選通、列選通及地址撤銷

CASADDWEDin(b)

寫周期圖4.11動(dòng)態(tài)存儲(chǔ)器的讀寫周期tRAStCYCRAStCAStAHtAHtASRtASCtRWLtWCHtCWLtWPtDStDH76讀-改寫工作方式：

在一個(gè)RAS周期內(nèi)，先讀出某一個(gè)單元的內(nèi)容，然后檢查讀出的內(nèi)容，若有必要改寫，則把新數(shù)據(jù)寫入該單元，把進(jìn)行讀-改寫所需要的時(shí)間稱為讀-改寫周期！DRAM時(shí)序（三）77頁(yè)面工作方式：是地址分批輸入的動(dòng)態(tài)存儲(chǔ)器特有的工作方式！刷新行地址有效/RAS

有效行地址鎖存和/RAS繼續(xù)有效不斷變化列地址和/CAS這樣，在行地址不變的情況下，對(duì)某一行的所有單元繼續(xù)連續(xù)地讀-寫！頁(yè)面工作方式有頁(yè)面讀、頁(yè)面寫、頁(yè)面讀-改寫等幾種方式，頁(yè)面工作方式使存儲(chǔ)器有批寫入或批讀出的能力！DRAM時(shí)序（四）78DRAM時(shí)序（五）刷新周期：RASonly：刷新行地址有效RAS有效刷新行地址和RAS撤銷CASbefore(前于)RAS：CAS有效RAS有效CAS撤銷RAS撤銷hidden：（在訪存周期中隱藏了）RAS撤銷RAS有效(a)只用RAS的刷新

tRASRAS

tRCP

tCHCAS

tASR

tAHADD79DRAM時(shí)序（六）刷新周期：RASonly：刷新行地址有效RAS有效刷新行地址和RAS撤銷CASbefore(前于)

RAS：CAS有效RAS有效CAS撤銷RAS撤銷hidden：（在訪存周期中隱藏了）RAS撤銷RAS有效80DRAM時(shí)序（七）刷新周期：RASonly：刷新行地址有效RAS有效刷新行地址和RAS撤銷CASbefore(前于)RAS：CAS有效RAS有效CAS撤銷RAS撤銷hidden：（在訪存周期中隱藏了）RAS撤銷RAS有效81例1設(shè)有32片256K×1位的SRAM芯片，問(wèn)：

(1)采用位擴(kuò)展方法可構(gòu)成多大容量的存儲(chǔ)器？

(2)該存儲(chǔ)器需要多少字節(jié)地址位？

(3)畫出該存儲(chǔ)器與CPU連接的結(jié)構(gòu)圖，設(shè)CPU的接口信號(hào)有地址信號(hào)、數(shù)據(jù)信號(hào)、控制信號(hào)MREQ#和R/W#。解：32片256K×1位的SRAM芯片可構(gòu)成256K×32位的存儲(chǔ)器。如果采用32位的字編址方式，則需要18條地址線，因?yàn)?18=256K。因?yàn)榇鎯?chǔ)容量為256K×32=1024KB，所以CPU訪存最高地址位為A19。82例2設(shè)有若干片256K×8位的SRAM芯片，問(wèn)：

(1)采用字?jǐn)U展方法構(gòu)成2048KB的存儲(chǔ)器需要多少片SRAM芯片？

(2)該存儲(chǔ)器需要多少字節(jié)地址位？

(3)畫出該存儲(chǔ)器與CPU連接的結(jié)構(gòu)圖，設(shè)CPU的接口信號(hào)有地址信號(hào)、數(shù)據(jù)信號(hào)、控制信號(hào)MREQ#和R/W#。

(4)寫出譯碼器邏輯表達(dá)式。解：(1)該存儲(chǔ)器需要2048K/256K=8片SRAM芯片； (2)需要21條地址線，因?yàn)?21=2048K，其中高3位用于芯片選擇，低18位作為每個(gè)存儲(chǔ)器芯片的地址輸入。 (3)該存儲(chǔ)器與CPU連接的結(jié)構(gòu)圖如下。83例2設(shè)有若干片256K×8位的SRAM芯片，問(wèn)：

(1)采用字?jǐn)U展方法構(gòu)成2048KB的存儲(chǔ)器需要多少片SRAM芯片？

(2)該存儲(chǔ)器需要多少字節(jié)地址位？

(3)畫出該存儲(chǔ)器與CPU連接的結(jié)構(gòu)圖，設(shè)CPU的接口信號(hào)有地址信號(hào)、數(shù)據(jù)信號(hào)、控制信號(hào)MREQ#和R/W#。

(4)寫出譯碼器邏輯表達(dá)式。(4)譯碼器的輸出信號(hào)邏輯表達(dá)式為：ramsel0=A20*A19*A18*MREQ#ramsel1=A20*A19*A18*MREQ#ramsel2=A20*A19*A18*MREQ#ramsel3=A20*A19*A18*MREQ#ramsel4=A20*A19*A18*MREQ#ramsel5=A20*A19*A18*MREQ#ramsel6=A20*A19*A18*MREQ#ramsel7=A20*A19*A18*MREQ#84例3設(shè)有若干片256K×8位的SRAM芯片，問(wèn)：

(1)如何構(gòu)成2048K×32位的存儲(chǔ)器？

(2)需要多少片RAM芯片？

(3)該存儲(chǔ)器需要多少字節(jié)地址位？

(4)畫出該存儲(chǔ)器與CPU連接的結(jié)構(gòu)圖，設(shè)CPU的接口信號(hào)有地址信號(hào)、數(shù)據(jù)信號(hào)、控制信號(hào)MREQ#和R/W#。解：采用字位擴(kuò)展的方法。2048K/256kX32/8=32,需要32片SRAM芯片。85例4某計(jì)算機(jī)的主存地址空間中，從地址000016到3FFF16為ROM存儲(chǔ)區(qū)域，從400016到5FFF16為保留地址區(qū)域，暫時(shí)不用，從600016到FFFF16為RAM地址區(qū)域。RAM的控制信號(hào)為CS#和WE#，CPU的地址線為A15~A0，數(shù)據(jù)線為8位的線路D7~D0，控制信號(hào)有讀寫控制R/W#和訪存請(qǐng)求MREQ#，要求：

(1)畫出地址譯碼方案

(2)如果ROM和RAM存儲(chǔ)器芯片都采用8K×1的芯片，試畫出存儲(chǔ)器與

CPU的連接圖。

(3)如果ROM存儲(chǔ)器芯片采用8K×8的芯片，RAM存儲(chǔ)器芯片采用

4K×8的芯片，試畫出存儲(chǔ)器與CPU的連接圖。

(4)如果ROM存儲(chǔ)器芯片采用16K×8的芯片，RAM存儲(chǔ)器芯片采用

8K×8的芯片，試畫出存儲(chǔ)器與CPU的連接圖。86(1)畫出地址譯碼方案解：(1)

x87(2)如果ROM和RAM存儲(chǔ)器芯片都采用8K×1的芯片，試畫出存儲(chǔ)器與CPU的連接圖。解：(2)8KB的存儲(chǔ)區(qū)域可以用8片存儲(chǔ)器芯片構(gòu)成一組實(shí)現(xiàn)。8K×1的存儲(chǔ)器芯片的地址線需要13條，即A12~0。88(3)如果ROM存儲(chǔ)器芯片采用8K×8的芯片，RAM存儲(chǔ)器芯片采用4K×8的芯片，試畫出存儲(chǔ)器與CPU的連接圖。

解：（3）89(4)如果ROM存儲(chǔ)器芯片采用16K×8的芯片，RAM存儲(chǔ)器芯片采用8K×8的芯片，試畫出存儲(chǔ)器與CPU的連接圖。解：（4）90計(jì)算機(jī)中大容量的主存，可由多個(gè)存儲(chǔ)體組成，每個(gè)體都具有自己的讀寫線路、地址寄存器和數(shù)據(jù)寄存器，稱為‘存儲(chǔ)模塊’。這種多模塊存儲(chǔ)器可以實(shí)現(xiàn)重疊與交叉存取，如果在M個(gè)模塊上交叉編址（M=2m），則稱為模M交叉編址。通常采用的編址方式如圖4.22所示。設(shè)存儲(chǔ)器包括M個(gè)模塊，每個(gè)模塊的容量為L(zhǎng)，各存儲(chǔ)模塊進(jìn)行低位交叉編址，連續(xù)的地址分布在相鄰的模塊中。第i個(gè)模塊Mi的地址編號(hào)應(yīng)按下式給出:

Mj+i其中,j=0,1,2,...,L-1 i=0,1,2,...,M-1數(shù)據(jù)寄存器W位W位W位W位0體1體2體3體地址寄存器模塊地址模塊n-m位

m位譯碼器2m-1….存儲(chǔ)模塊單元4．9多體交叉存儲(chǔ)器圖4.22多體交叉編址方式91編址情況體地址編碼序列地址后兩位00,4,8,…4j+0,…0011,5,9,…4j+1,…0122,6,10,…4j+2,…1033,7,11,…4j+3,…11并行多存儲(chǔ)體、多存儲(chǔ)字存儲(chǔ)器表4.2地址的模四交叉編址表4.2列出了模四交叉各模塊的編址序列。這種編址方式使用地址碼的低位字段經(jīng)過(guò)譯碼選擇不同的存儲(chǔ)模塊，而高位字段指向相應(yīng)的模塊內(nèi)部的存儲(chǔ)字。這樣，連續(xù)地址公布在相鄰的不同模塊內(nèi)，而同一模塊內(nèi)的地址都是不連續(xù)的。在理想情況下，如果程序段和數(shù)據(jù)塊都連續(xù)地在主存中存放和讀取時(shí)。那么，這種編址方式將大大地提高主存的有效訪問(wèn)速度。但當(dāng)遇到程序轉(zhuǎn)移或隨機(jī)訪問(wèn)少量數(shù)據(jù)時(shí)，訪問(wèn)地址就不一定均勻地分布在多個(gè)存儲(chǔ)模塊之間，這樣就會(huì)產(chǎn)生存儲(chǔ)器沖突而降低了使用率，所以M個(gè)交叉模塊的使用率是變化的，大約在和M之間。924.10微機(jī)中的內(nèi)存管理1、DOS方式下的內(nèi)存管理I/O通道存儲(chǔ)器擴(kuò)展內(nèi)存插槽64KBBIOS192KB系統(tǒng)ROM128KB顯示緩沖區(qū) （RAM）640KB用戶工作區(qū)設(shè)備驅(qū)動(dòng)程序DOS系統(tǒng)程序駐留內(nèi)存（RAM）FFFFFFH100000H0FFFFFH0F0000H0EFFFFH0C0000H0BFFFFH0A0000H09FFFFH000000H擴(kuò)充內(nèi)存保留內(nèi)存常規(guī)內(nèi)存932微機(jī)系統(tǒng)的其它存儲(chǔ)部件一、CMOSRAM1、CMOS及其功能互補(bǔ)金屬氧化物半導(dǎo)體隨機(jī)讀寫存儲(chǔ)器。特點(diǎn)：耗電微小。