CMOS模擬集成電路設計ch差分放大器實用

會計學1CMOS模擬集成電路設計ch差分放大器實用4.1單端與差動的工作方式差動信號

定義為兩個結點電位之差，且這兩個結點的電位相對于某一固定電位（“共?！盋M電平）大小相等，極性相反，結點的阻抗也必須相等。2單端信號的參考電位為某一固定電位(通常為地電位)差動信號第1頁/共30頁3耦合使信號損壞差動對耦合噪聲的抑制第2頁/共30頁差動工作的抗干擾能力4電源線上的干擾會影響共模電平，但不影響差分輸出VOUT=VX-VY第3頁/共30頁5

有效抑制共模噪聲增大了可得到的電壓擺幅(單端輸出的兩倍)偏置電路相對簡單線性度相對高和單端電路相比，差分電路規(guī)模加倍

差動工作方式特點第4頁/共30頁4.2基本差動對定性分析差模大信號特性（Vin1-Vin2

從-變化到+）6Vin1比Vin2更負，M1截止，M2導通，ID2=ISS，因此Vout1=VDD,Vout2=VDD-RDISS當Vin1比Vin2更正時，差動對兩側情況正好與上述情況相反。Vin1逐漸增大，M1開始導通，ID1增大，Vout1減??；由于ID1+ID2=ISS，ID2減小，Vout2增大；當Vin1=Vin2

時，Vout1=Vout2=VDD-RDISS/2第5頁/共30頁7Vin1=Vin2（即平衡狀態(tài)）附近，增益最大，線性度好輸出端的最大電平和最小電平分別是VDD和VDD-RDISS，與輸入共模電平無關兩個特點：第6頁/共30頁共模大信號特性（Vin,CM從0變化到VDD）當Vin,CM＝0時，ID1=ID2=ID3=0，M1、M2截止，

M3處于三極管區(qū)當Vin,CM足夠大時—Vin,CMVGS1+(VGS3-VTH3)，M1、M2、

M3都進入飽和區(qū)，電路處于正常工作狀態(tài)Vin,CM進一步增加—Vin,CM>Vout1+VTH，M1和M2進入三極管區(qū)第7頁/共30頁輸出擺幅：VDD>Vout>所以共模電平一般選在右側附近因此，Vin,CM允許的范圍——輸入共模范圍（inputcommonmoderange,ICMR)是：只要在ICMR范圍內第8頁/共30頁定量分析大信號分析（略）10小信號分析方法一（疊加法）（略）Rs＝1/gm2第9頁/共30頁方法二（半邊電路法）輔助定理：

考慮圖中所示的對稱電路，其中D1和D2代表任何三端有源器件。假設Vin1從V0變化到V0+ΔVin，Vin2從V0變化到V0-ΔVin，那么，如果電路仍保持線性，則Vp值保持不變。假定λ＝0。輔助定理說明了P點可以認為是“交流地”第10頁/共30頁利用P點交流地的特點，電路可等效為兩個獨立的部分，即“半邊電路”概念。12第11頁/共30頁如果差動對的輸入信號不是全差動的，可以將此任意信號表示為差模分量和共模分量。13第12頁/共30頁非理想性包括：尾電流源ISS的內阻RSS不是無窮大RD1和RD2之間有失配

M1和M2之間有失配（W/L、VTH等）4.3

共模響應差動電路對共模擾動影響具有抑制作用，理想差動電路的共模增益為零；但是實際上有以下一些非理想的因素第13頁/共30頁小信號共模特性—RSS對共模響應的影響VP隨Vin,CM的變化而變化，若Rss為有限大小，則尾電流隨VP增加而增加，Vout1和Vout2會隨之減小。但如果電路完全對稱，Vout1和Vout2仍然相等，不會引入差分增益共模增益為：第14頁/共30頁小信號共模特性—RD失配對共模響應的影響失配會引入差分增益第15頁/共30頁小信號共模特性—輸入管失配對共模響應的影響從前面的分析可以看出，要獲得好的共模抑制效果，主要要做到兩個方面：良好的匹配和大的Rss第16頁/共30頁18共模抑制比用來CMRR來綜合反映差分放大能力和共模抑制能力當信號頻率增大時，寄生電容C1的存在使等效的Rss減小，CMRR下降。第17頁/共30頁4.4MOS為負載的差動對類似單級放大器，差動對的負載也可以采用二極管連接的MOS或者電流源作負載二極管連接的MOS作負載19第18頁/共30頁電流源負載的差動對20第19頁/共30頁共源共柵級差動對21第20頁/共