ADF4351的鎖相環(huán)原理

基于ADF4351和PLL的頻率合成器原理介紹頻率合成器：將一個高精確度和高穩(wěn)定度的標(biāo)準(zhǔn)參考頻率，經(jīng)過混頻、倍頻與分頻等對它進行加、減、乘、除的四則運算，最終產(chǎn)生大量的具有同樣精確度和穩(wěn)定度的頻率。PLL原理部分:鎖相環(huán)是一種閉環(huán)的動態(tài)控制控制系統(tǒng)，它使輸出信號（由振蕩器產(chǎn)生）能夠自動跟蹤輸入?yún)⒖夹盘?，使它們在頻率和相位上保持同步。當(dāng)鎖相環(huán)未進入鎖定時，其輸出頻率和相位均與輸入?yún)⒖夹盘柌煌?，一旦進入鎖定狀態(tài)后，其輸出頻率與相位就會與輸入?yún)⒖夹盘栂嗤ɑ蛘哂幸粋€固定的相位差）。怦山呻I 功能框圖SDVqqAVoo D廿dd Vp RfiET旳匚0 f c 、、_fREFinCLKDATALEooox2DOUBLER-o10-BITRCOUr-ITERDIVIDERMULTIPLEXERQMUXOUTDATAREGSTERFUNCTIONLATCHLOCKDETECTPHASECOMPARATORFASTLOCK鎖相環(huán)是一種閉環(huán)的動態(tài)控制控制系統(tǒng)，它使輸出信號（由振蕩器產(chǎn)生）能夠自動跟蹤輸入?yún)⒖夹盘枺顾鼈冊陬l率和相位上保持同步。當(dāng)鎖相環(huán)未進入鎖定時，其輸出頻率和相位均與輸入?yún)⒖夹盘柌煌?，一旦進入鎖定狀態(tài)后，其輸出頻率與相位就會與輸入?yún)⒖夹盘栂嗤ɑ蛘哂幸粋€固定的相位差）。怦山呻I 功能框圖SDVqqAVoo D廿dd Vp RfiET旳匚0 f c 、、_fREFinCLKDATALEooox2DOUBLER-o10-BITRCOUr-ITERDIVIDERMULTIPLEXERQMUXOUTDATAREGSTERFUNCTIONLATCHLOCKDETECTPHASECOMPARATORFASTLOCKSWITCHSWLD■QCPourrfouta+RFqutA-PDBrf*MULTIPLEXERADF4351agndvcoCHARGEPUMPOUTPUTSTAGEOUTPUTSTAGE'VCOMTEMPRFoutB+RFoujAVTUNE1Vref?竹勿4』8口6/

32/641、REFin接晶體振蕩器作為輸入，使用晶體振蕩器可以較好的解決輸入噪聲問題。2、鑒相器的一端輸入為Fpfd,公式如下，其中D、R、T由單片機設(shè)置，如下所示：D是倍頻器，可以改善相位噪聲性能。（R、T?）PFD頻?。ァ还綖椋旱?REFm.+D}/{Rx(l+T))]其中：REF血是參考輸入頻率_=口是肚氐倍頻器驚他或lhR昆二逍制10伉可編探鑿考計數(shù)器的預(yù)設(shè)分頻比仃勒血玖丁屋肛耳2分頻杭?或1人3、ADF4351米用的是二態(tài)鑒頻鑒相器特點：鑒相線性范圍-2n-2n，捕獲范圍大，電路結(jié)構(gòu)簡單，鎖定時間短，但對噪聲敏感不適合用于從數(shù)據(jù)中恢復(fù)時鐘的高噪聲應(yīng)用場合。當(dāng)輸入相差很小的兩信號時，鑒相器無法鑒別相位差，即死區(qū)。PFD后接電荷泵，使電荷泵無法充分對環(huán)路濾波器進行充放電，將導(dǎo)致環(huán)路輸出產(chǎn)生抖動和相噪。解決死區(qū)的方法，在電荷泵前設(shè)置延遲環(huán)節(jié)DELAY，如圖所示：回&PED誨隹原理圖鑒相器接受參考信號Fpfd與輸出信號經(jīng)過N分頻后的輸入，產(chǎn)生與二者的相位和頻率差成比例的輸出，再輸入到電荷泵（為LPF提供充放電電荷），然后電荷泵的輸出經(jīng)環(huán)路濾波器LPF（低通），濾除高頻成分和噪聲，再輸入到壓控振蕩器VCO，控制輸出所要求的頻率。4、對輸出頻率進行N分頻后，作為輸入到鑒相器的另一端，此為整數(shù)分頻，故頻率間隔為Fpfd；當(dāng)要求輸出頻率進行小范圍變換時，要么減小Fpfd,或者將分頻比變?yōu)樾?shù)即可°ADF4351既有整數(shù)又有小數(shù)分頻，通過對單片機設(shè)置INT、FRAC、MOD的數(shù)值即可進行小數(shù)分頻。INT*FRAC,財OD與R分頻器的關(guān)系利用IMT,FRAC和拠OD的值以及對卜頻器十可以產(chǎn)生間隔為PPD頻率的分?jǐn)?shù)的輸出頻率。詳怕見“盯頻率合應(yīng)器：—個成功范例”諾分°RFVCO^率汛粘/公式溝：RTolt=ypfDxUNT+(FJL4C/MOD)) (I)其屮：RF陰是電斥控制怎協(xié)器(VCO)的輸出頻率"1NTE二進制山位計數(shù)器前抽設(shè)分頻比⑷5秫分顒葢溝23卡65535,的預(yù)分頻器^75^p65.535)nFRAC是小數(shù)分頰的分子(O^MOD-l)aMOD是預(yù)設(shè)的小數(shù)模數(shù)(25?4095)o5、 此時可以輸出的頻率范圍是2200M到4400M，可以通過對R分頻器的設(shè)置，使輸出低至35Mhz。6、 環(huán)路濾波電路(LPF)：通常為低通電路，用以濾除高頻信號。對于PLL中的環(huán)路濾波器，根據(jù)工作電路特性的不同可分為有源和無源兩種。無源濾波器主要由無源元件R、L和C組成；有源濾波器由集成運放和R、C組成，但集成運放帶寬有限，所以有源濾波電路的工作頻率難以做得很高。相比于有源濾波器，無源濾波器價格低廉，結(jié)構(gòu)簡單，帶內(nèi)噪聲低，更適合應(yīng)用在鎖相環(huán)中。一般用二階無源濾波器即可，當(dāng)參考雜散位于10倍(20倍)環(huán)路帶寬以外時，用三階(四階)效果更好。LPF的帶寬影響鎖定時間，其帶寬越大，鎖定時間越短。但是為了環(huán)路的穩(wěn)定性，其帶寬應(yīng)為鑒相器輸入?yún)⒖夹盘柕氖种换蚋　?、 相位噪聲：在各種隨機噪聲作用下引起的輸出信號相位的隨機起伏或瞬時頻率起伏。主要來源輸入?yún)⒖夹盘柡蚔CO。環(huán)路帶寬越小，對輸入噪聲的抑制能力越

強，也可以通過減小電荷泵電流ICP來達(dá)到減小輸入噪聲的目的。對于VCO噪聲，環(huán)路呈高通特性，環(huán)路帶寬越大，抑制能力越強，也可通過加大電荷泵電流ICP來達(dá)到減小VCO噪聲的目的。設(shè)計問題環(huán)路帶寬的選擇抑制輸入信號的噪聲減小抑制PFD和CP非線性引起的噪聲減小抑制控制電壓的噪聲減小抑制VCO的噪聲增大抑制分頻器的噪聲減小減小捕獲時間增大電源、接地部分8、電源：AVDD二DVDD二SDVDD二VP=3.3V±10%=VVC0 VREF二？6 IVp |電荷泉電源n斗的值必碩與陽相同。將止輜電容放置到接地7并盡可能鼎近此引腳.1016,17模擬電腳n范閑為玉0烷至入岳譏將占楞電容放船劉模擬接地館并品可桂彝近此引關(guān)"駙歸的值必弱與DV捏麗九1016,17譏電臟。范國旳訕至沁將云鵝屯洱放置到模擬犢地X井埠可能畀近這些引腳"的值必須與%姐同n基準(zhǔn)電HL將去鵝電髀放匿到接地忙并培可能罪近此引腳「28 |DV^ |數(shù)字電源*DV沁的值必須與相同.將去輜電容坡畫制按地層井盡可能靠近此引腳"32SDVdd 數(shù)字工占闊制器的屯源引腳“SDV^.J値必須與%相同.將上網(wǎng)電秤膠梵到推地層并按可能輅近32此引腳。9、地：GND二AGND二DGND=OV=CPGND二SDGND二AGNDVC0S |CP^ |更荷泉檳地__此輸出是匚卩0"的接地回路引騰。9 |AGND |模擬地，AV血的接哋回路引腳=11J8r21|AGg|模擬蛆X。屜地回路引帆27 |DGND |數(shù)字地_小皿的擅地回路引亂

數(shù)字工』調(diào)制器地口工血訓(xùn)制器的接地回路引腳匸單片機部分10、單片機：與ADF4351是串行通信，ADF4351需要與單片機相連的接口如下(LE?CE?)CLKDATALECE123426串行時訓(xùn)輸d數(shù)鋸社工LK上升沿時產(chǎn)個輸入CLKDATALECE123426串行數(shù)鋸輸人.串抒數(shù)擴以M覇擾先方式加較，三個LSSJH作捽制悅°此輸人為商阻抗CMOS^fi八加載｛吏能"當(dāng)圧癥溝高電平時"存儲在歸位移位寄狂器中的數(shù)掘載人三個悴制位所選吊的寄存器"此輸人為離阻抗匚肋輸人.芯片樓能"此引腳的邏輯低電平捋黃斷器件*并便電荷泵進人三態(tài)養(yǎng)式.很據(jù)蓋斷他的狀總不同.此引腳的邏輯高電平將幔器件上電°||PDB^ |RF關(guān)斷"此引腳為邏輯低屯平時，RF輸川許音=此功能也是軟件可編程的.數(shù)據(jù)在CLK的每個上升沿時逐個輸入32位移位寄存器。數(shù)據(jù)輸入方式是MSB（MostSignificantBit,最高有效位）優(yōu)先。在LE上升沿時，數(shù)據(jù)從移位寄存器傳輸至六個鎖存器之一。目標(biāo)鎖存器由移位寄存器中的三個控制位（C3、C2和C1）的狀態(tài)決定，這些控制位是三個LSB（LeastSignificantBit）：DB2、DB1和DB0?！觥霰?.參數(shù)限值單竝描述tl20網(wǎng)最小值）住建立吋狗q10ns（量小值）DATA到匸LK建立時間q10ns(>/hffl)DATA到CLK^n時間025冋最小值）CLK高屯乎持續(xù)時間t525咽最小值）CLKjK電乎持續(xù)時間^610ns（最小值）CLK到LE建立時間t?20股晟小值）任鼎沖寬度時序圖

表6.C3