第06章 組合電路

1數(shù)字集成電路-電路、系統(tǒng)與設(shè)計(jì)組合邏輯電路設(shè)計(jì)2組合電路vs.時(shí)序電路組合時(shí)序Output=f(In)Output=f(In,PreviousIn)3靜態(tài)CMOS電路任何時(shí)刻(除了開關(guān)瞬間)，電路的輸出通過一個(gè)較低的電阻連接到

VDD

or

Vss

輸出的邏輯電平為1或0

（忽略瞬態(tài)效應(yīng)）所謂動(dòng)態(tài)邏輯電路，其邏輯值取決于在高阻輸出端電容和節(jié)點(diǎn)上所存儲(chǔ)的電壓信號(hào)值。4靜態(tài)互補(bǔ)CMOSVDDF(In1,In2,…InN)In1In2InNIn1In2InNPUNPDNPMOSNMOS圖6.2PUN（上拉網(wǎng)絡(luò)）和PDN（下拉網(wǎng)絡(luò)）組成的互補(bǔ)邏輯門……5NMOS晶體管的串聯(lián)和并聯(lián)晶體管可以看做是由柵電壓控制的開關(guān)當(dāng)輸入為高電平時(shí)，NMOS開關(guān)閉合XYABY=XifAandBXYABY=XifAORB圖6.4NMOS管的邏輯規(guī)則，串聯(lián)實(shí)現(xiàn)與，并聯(lián)實(shí)現(xiàn)或6PMOS晶體管的串聯(lián)和并聯(lián)XYABY=XifA

ANDB

=A+BXYABY=XifA

ORB

=AB圖6.4PMOS管的邏輯規(guī)則，串聯(lián)實(shí)現(xiàn)或非，并聯(lián)實(shí)現(xiàn)與非當(dāng)輸入為低電平時(shí)，PMOS開關(guān)閉合7閾值電壓下降VDDVDD

0PDN0VDDCLCLPUNVDD0VDD-VTnCLVDDVDDVDD

|VTp|CLSDSDVGSSSDDVGS圖6.3利用ＮＭＯＳ和PMOS開關(guān)上拉一個(gè)節(jié)點(diǎn)8互補(bǔ)CMOS邏輯9例子:NAND圖6.510例子:NOR11復(fù)合CMOS門OUT=D+A?(B+C)DABCDABC圖6.612設(shè)計(jì)復(fù)雜的復(fù)合門圖6.613版圖設(shè)計(jì)標(biāo)準(zhǔn)單元版圖產(chǎn)生需要的邏輯可以被綜合高度一致,寬度可變數(shù)據(jù)通路單元版圖用過規(guī)范的，結(jié)構(gòu)已定的設(shè)計(jì)包含了單元和布線固定高度和寬度14標(biāo)準(zhǔn)單元版圖結(jié)構(gòu)–1980s信號(hào)布線通道VDDGND15標(biāo)準(zhǔn)單元版圖結(jié)構(gòu)–1990sM2沒有布線通道VDDGNDM3VDDGNDMirroredCellMirroredCell16標(biāo)準(zhǔn)版圖單元CellboundaryNWell單元高度12金屬線寬每個(gè)金屬線寬.3+32Rails~10

InOutVDDGND17標(biāo)準(zhǔn)版圖單元InOutVDDGNDInOutVDDGNDWithsilicided

diffusionWithminimal

diffusion

routing18標(biāo)準(zhǔn)版圖單元AOutVDDGNDB2-輸入NAND門19棒圖不包含尺寸信息只表示晶體管的相對(duì)位置InOutVDDGNDInverterAOutVDDGNDBNAND220棒圖CABX=C?(A+B)BACijjVDDXXiGNDABCPUNPDNABC邏輯圖21兩種不同的C?(A+B)XCABABCXVDDGNDVDDGND22OAI22邏輯圖CABX=(A+B)?(C+D)BADVDDXXGNDABCPUNPDNCDDABCD23例子:x=ab+cdGNDxabcdVDDxGNDxabcdVDDx(a)邏輯圖(ab+cd)(b)歐拉通路{abcd}acdxVDDGND(c)棒圖{a

bcd}b24多指結(jié)構(gòu)晶體管單指雙指(折疊)減少擴(kuò)散電容25CMOS互補(bǔ)門的特性高噪聲邊緣:VOH和VOL都是VDD和GND沒有靜態(tài)功耗:在VDD和

VSS（GND）之間不會(huì)存在穩(wěn)定的通路上升和下降時(shí)間相差不大:(在合適的NMOS和PMOS管寬長比下)26CMOS特性高噪聲邊緣邏輯電平與晶體管尺寸無關(guān);ratioless邏輯電平輸出負(fù)載能力強(qiáng)，總是和電源和地相連;低輸出電阻輸入電阻高，輸入電流小電源和地之間沒有通路，靜態(tài)功耗小傳播延遲與輸出電容和晶體管等效電阻成正比27互補(bǔ)CMOS門的傳播延時(shí)AReqARpARpARnCLACLBRnARpBRpARnCintBRpARpARnBRnCLCintNAND2INVNOR228延遲取決于輸入模式延遲取決于輸入模式輸出由低到高時(shí)兩個(gè)輸入都是低電平時(shí)延遲為0.69Rp/2CL一個(gè)輸入為低電平時(shí)延遲為0.69RpCL輸出由高到低時(shí)兩個(gè)輸入都是高電平時(shí)delayis0.692RnCLCLBRnARpBRpARnCint29延遲取決于輸入模式A=B=10A=1,B=10A=10,B=1time[ps]Voltage[V]InputDataPatternDelay(psec)A=B=0167A=1,B=0164A=01,B=161A=B=1045A=1,B=1080A=10,B=181NMOS=0.5m/0.25mPMOS=0.75m/0.25mCL=100fF30確定互補(bǔ)CMOS門中晶體管的尺寸

CLBRnARpBRpARnCintBRpARpARnBRnCLCint2222114431確定互補(bǔ)CMOS門中晶體管的尺寸OUT=D+A?(B+C)DABCDABC12224488636632扇入個(gè)數(shù)考慮DCBADCBACLC3C2C1(ElmoreRC延遲模型)tpHL=0.69Reqn(C1+2C2+3C3+4CL)傳輸延遲與輸入的個(gè)數(shù)增長成正比圖6.1133tp

隨扇入系數(shù)增長情況tpLHtp(psec)圖6.13應(yīng)該盡量避免使用4輸入以上的組合門tpHL二次平方lineartp34tp隨扇出系數(shù)增長情況tpNOR2tp(psec)eff.fan-out所有的門有相同的驅(qū)動(dòng)電流tpNAND2tpINV斜率表現(xiàn)其驅(qū)動(dòng)能力35tp

與扇入和扇出的關(guān)系扇入:二次平方倍的提升輸入的電容和電阻扇出:每個(gè)扇出門增加負(fù)載兩個(gè)柵電容tp=a1FI+a2FI2+a3FO36大扇入時(shí)的設(shè)計(jì)技術(shù)1調(diào)整晶體管尺寸只有當(dāng)負(fù)載以扇出為主時(shí)放大尺寸才起作用逐級(jí)加大晶體管尺寸InNCLC3C2C1In1In2In3M1M2M3MN分布式的RC鏈M1>M2>M3>…>MN(越靠近輸出尺寸越小)大概可以降低延遲的20%;37大扇入時(shí)的設(shè)計(jì)技術(shù)2重新安排輸入C2C1In1In2In3M1M2M3CLC2C1In3In2In1M1M2M3CL關(guān)鍵通路關(guān)鍵通路charged101chargedcharged1延遲由放掉CL,C1C2的電荷決定延遲由放掉CL的電荷決定1101chargeddischargeddischarged圖6.538大扇入時(shí)的設(shè)計(jì)技術(shù)3重組邏輯結(jié)構(gòu)F=ABCDEFGH39大扇入時(shí)的設(shè)計(jì)技術(shù)4將扇入和扇出采用反相器鏈隔離CLCL40大扇入時(shí)的設(shè)計(jì)技術(shù)5降低電壓擺幅可以線性的降低延時(shí)同時(shí)降低功耗但是增加了后級(jí)電路的延時(shí)!或者需要“靈敏放大器”來接受和重建信號(hào)(memory設(shè)計(jì))tpHL=0.69(3/4(CLVDD)/IDSATn)=0.69(3/4(CLVswing)/IDSATn)41邏輯功效電路設(shè)計(jì)者面臨很多問題實(shí)現(xiàn)同一功能，采用哪種電路結(jié)構(gòu)?采用多少級(jí)電路?晶體管大小為多少?邏輯功效解決這些問題一個(gè)簡單的模型公式快速的做決定42組合電路中的性能優(yōu)化分析任何邏輯電路都驅(qū)動(dòng)電容第5章中建立了一種針對(duì)反相器的延遲分析，這一結(jié)果是否能延伸到任何組合邏輯以達(dá)到最小的延時(shí)？43反相器鏈如何擴(kuò)展到其他的組合邏輯電路?CLInOut12N(單位反相器延遲tinv)44邏輯功效在所有的CMOS靜態(tài)邏輯門中，反相器邏輯功效和本征延遲都最小邏輯功效定義：門的輸入電容與具有相同驅(qū)動(dòng)電流的反相器的輸入電容的比值隨著門的復(fù)雜度增加，邏輯功效增加45邏輯門中的延遲我們將延遲對(duì)單位反相器進(jìn)行歸一化延遲分為兩部分功效延遲h=gf

g:邏輯功效h：電功效h==Cout/Cinp:寄生延遲，無負(fù)載時(shí)延遲t= 3RC

12psin180nmprocess 40psin0.6mmprocess46邏輯門的延遲門延遲:d=h+p功效延遲本征延遲功效延遲:h=gf邏輯功效扇出=Cout/Cin邏輯功效只與電路結(jié)構(gòu)有關(guān)，和尺寸無關(guān)扇出功效與負(fù)載和電路尺寸相關(guān)47門電路的邏輯功效Fan-out(h)

Normalizeddelay(d)t1234567pINVtpNANDF(Fan-in)g=1p=1d=h+1g=4/3p=2d=(4/3)h+248邏輯功效邏輯功效表示門的輸入電容與具有相同驅(qū)動(dòng)電流的反相器的輸入電容的比值g=1g=4/3g=5/349邏輯功效FromSutherland,Sproull50復(fù)合門邏輯功效51例子:反相器鏈估算下列反相器鏈的振蕩頻率

邏輯功效: g=1

電功效: f=1

寄生延遲: p=1

每級(jí)電路延遲: d=2

頻率: fosc=1/(2*N*d)=1/4N52例子:FO4反相器評(píng)估(FO4)反相器延遲邏輯功效: g=1電功效: f=4寄生延遲: p=1 每級(jí)電路延遲: d=553多級(jí)網(wǎng)絡(luò)路徑邏輯功效：路徑電功效路徑功效電路沒有支路時(shí)H=GF，電路有支路時(shí)呢?54分支功效考慮分支功效:: G =1 F =90/5=18 GF =18 f1 =(15+15)/5=6 f2 =90/15=6 H =g1g2f1f2=36=2GF

55分支功效分支功效:56多級(jí)電路網(wǎng)絡(luò)延遲級(jí)功效:hi=gifi路徑電功效:F=Cout/Cin路徑邏輯功效:G=g1g2…gN分支功效:B=b1b2…bN總邏輯功效:H=GFB路徑延遲D=Sdi=Spi+Shi57單級(jí)功效優(yōu)化當(dāng)每一級(jí)具有相同的邏輯功效時(shí):最小路徑延遲每一級(jí)的有效扇出:級(jí)功效:g1f1=g2f2=…=gNfN這是邏輯功效的最關(guān)鍵應(yīng)用在不必計(jì)算出具體器件尺寸的情況下，推算出路徑最小能達(dá)到的延遲58器件尺寸要達(dá)到最小延遲，器件尺寸應(yīng)該為多少呢？從后往前，或從前往后推算器件電容最終計(jì)算結(jié)果必定與Cin和CL吻合59例子:3級(jí)路徑設(shè)計(jì)適當(dāng)?shù)腦和Y尺寸，使得延遲最小60例子:3級(jí)路徑

邏輯功效 G=(4/3)*(5/3)*(5/3)=100/27

電功效 F=45/8

分支功效 B=3*2=6

路徑功效 H=GBF=125

最佳級(jí)功效

本征延遲 P=2+3+2=7

延遲 D=3*5+7=2261例子:3級(jí)路徑從后往前推，計(jì)算器件尺寸 y=45*(5/3)/5=15 x=(15*2)*(5/3)/5=1062求最佳級(jí)數(shù)多少級(jí)反相器延遲最小?級(jí)數(shù)最少不代表延遲最小例子:反相器鏈驅(qū)動(dòng)64單位電容 D =NH1/N+P =N(64)1/N+N63優(yōu)化級(jí)數(shù)N對(duì)于給定的輸入電容和負(fù)載電容的反相器鏈電路,可以計(jì)算其最優(yōu)化的級(jí)數(shù)和最優(yōu)化的尺寸最佳級(jí)功效64擴(kuò)展將反相器加到一個(gè)電路后面降低延遲，加幾級(jí)最佳級(jí)功效65例子某多路選擇器有最大輸入電容16單位，驅(qū)動(dòng)160單位電容輸出，計(jì)算器復(fù)合門和NAND方案的延遲F=160/16=10B=1N=266NAND方案67復(fù)合門方案68例子：續(xù)達(dá)到上述延遲時(shí)的器件尺寸為多少69例子:優(yōu)化下圖路徑有效扇出,F=G=H=h=a=b=g=1

f=ag=5/3

f=b/ag=5/3

f=c/bg=1

f=5/c70例子:優(yōu)化下圖路徑g=1

f=ag=5/3

f=b/ag=5/3

f=c/bg=1

f=5/c有效扇出,F=5G=25/9H=125/9=13.9h=1.93a=1.93b=ha/g2=2.23c=hb/g3=5g4/f=2.5971例子6.6:優(yōu)化下圖路徑有效扇出,H=5G=25/9F=125/9=13.9f=1.93a=1.93b=fa/g2=2.23c=fb/g3=5g4/f=2.59g1=1g2=5/3g3=5/3g4=172例子-8輸入與門73邏輯功效計(jì)算方法計(jì)算邏輯功效:H=GBF找到最佳級(jí)數(shù)N~log4F計(jì)算級(jí)功效h=H1/N找出此計(jì)算路徑從后往前，或者從前往后，推算晶體管尺寸:

Cin=Cout*g/hReference:Sutherland,Sproull,Harris,“LogicalEffort,Morgan-Kaufmann1999.74小節(jié)Sutherland,SproullHarris75非對(duì)稱門非對(duì)稱門：優(yōu)化一個(gè)輸入速度，降低其他的輸入速度Ex:假設(shè)NAND的A輸入比較重要A輸入的晶體管比較小(電容小)其他晶體管變大保證下拉電阻為RgA=10/9gB=2gtotal=gA+gB=28/9A輸入的邏輯功效下降了，但是整個(gè)邏輯功效提升了76偏斜門偏斜門提升一個(gè)邊沿速度，降低另一個(gè)邊沿速度例子:假設(shè)要提升上升沿的速度降低下降沿的晶體管的尺寸其邏輯功效計(jì)算也是以輸入電容除以具有相同的上拉或下拉電流的未偏斜反相器的輸入電容gu=2.5/3=5/6gd=2.5/1.5=5/377高偏斜和低偏斜定義:偏斜門的邏輯功效是以其輸入電容除以具有相同的上拉或下拉電流的未偏斜反相器的輸入電容高偏斜門提升上升沿速度(較小的nMOS)低偏斜門提升下降沿速度(較小的pMOS)速度快的邊沿邏輯功效減小但是犧牲了另一個(gè)邊沿的速度78偏斜門分類79最佳P/N比值我們前面選擇P/N比值為2，目的是為了上升沿和下降沿相等。(遷移率之比m=2時(shí)).如果:目的要平均延遲最小例子:反相器，假設(shè)N管尺寸為1，P管尺寸為P，無負(fù)載tpdf=(P+1)tpdr=(P+1)(m/P)tpd=(P+1)(1+m/P)/2=(P+1+m+m/P)/2dtpd/dP=(1-m/P2)/2=0要延遲最小P=

80P/N比值所以，延遲最小的P/N比是上下沿相等時(shí)P/N的比值的平方根.81有比電路82有比邏輯VDDVSSPDNIn1In2In3FRLLoadVDDVSSIn1In2In3FVDDVSSPDNIn1In2In3FVSSPDNResistiveDepletionLoadPMOSLoad(a)電阻負(fù)載(b)耗盡NMOS(c)偽-NMOSVT

<0目標(biāo):降低互補(bǔ)CMOS門中器件的個(gè)數(shù)83有比邏輯VDDVSSPDNIn1In2In3FRL電阻負(fù)載N管+負(fù)載?VOH=VDD?VOL

=RPNRPN

+RL非對(duì)稱響應(yīng)?較大的靜態(tài)功耗??tpL=0.69RLCL84有源負(fù)載VDDVSSIn1In2In3FVDDVSSPDNIn1In2In3FVSSPDN耗盡型NMOSPMOS耗盡型NMOS偽-NMOSVT

<085偽NMOS86偽NMOSVTC（轉(zhuǎn)換電壓特性曲線）0.00.51.01.52.02.50.00.51.01.52.02.53.0Vin

[V]Vout

[V]W/Lp=4W/Lp=2W/Lp=1W/Lp=0.25W/Lp=0.587偽nMOS邏輯功效設(shè)計(jì)原則：使得下拉電流與單位反相器一樣，上拉電流為下拉電流1/4.88偽-nMOS設(shè)計(jì)Ex:設(shè)計(jì)k-輸入AND門，采用偽nMOS.輸出為H時(shí)，計(jì)算其延遲G=1*8/9=8/9H=GBF=8H/9P=1+(4+8k)/9=(8k+13)/9N=2D=NF1/N+P=89改進(jìn)型負(fù)載（1）ABCDFCLM1M2M1

>>M2EnableVDD可調(diào)負(fù)載圖6.58弱保持器90改進(jìn)型負(fù)載(2)VDDVSSPDN1OutVDDVSSPDN2OutAABBM1M2圖6.30DCVSL（差分串聯(lián)電壓開關(guān)邏輯門）91DCVSL例子BAABBBOutOutXOR-NXOR門92DCVSL瞬態(tài)響應(yīng)00.20.40.60.81.0-0.50.51.52.5Time[ns]Voltage[V]ABABA,BA,B93傳輸管邏輯94傳輸管邏輯InputsSwitchNetworkOutOutABBB?NMOS管沒有靜態(tài)功耗95例：與門96NMOS-傳輸門電壓擺幅00.511.520.01.02.03.0Time[ns]Voltage

[V]xOutIn97NMOS-傳輸門電壓擺幅A=2.5VBC=2.5

VCLA=2.5VC=2.5VBM2M1Mn閾值電壓損失造成靜態(tài)漏電流VB不能上升到2.5V,而是2.5V-VTNNMOS有著比高的絕對(duì)閾值電壓值PMOS98解決方法（1）電平恢復(fù)M2M1MnMrOutABVDDVDD電平恢復(fù)X?優(yōu)點(diǎn):全電壓擺幅?增加了輸出電容,增加了X點(diǎn)的下拉電流?比例問題，Mr和Mn圖6.4099復(fù)位器的尺寸01002003004005000.01.02.0W/Lr

=1.0/0.25W/Lr

=1.25/0.25W/Lr

=1.50/0.25W/Lr

=1.75/0.25Voltage[V]Time[ps]3.0電平恢復(fù)器件不能太大下拉的傳輸管可能是多個(gè)晶體管串聯(lián)圖6.41100解決方法2:0閾值電壓器件OutVDDVDD2.5VVDD0V2.5V0VWATCHOUTFORLEAKAGECURRENTS101解決方法3:傳輸門ABCCABCCBCLC

=0VA=2.5VC=2.5V102傳輸門的等效電阻圖6.48103基于傳輸管的多路選擇器GNDVDDIn1In2SSSS圖6.46104傳輸門XORABFBABBM1M2M3/M4圖6.47105傳輸門網(wǎng)絡(luò)中的延遲V1Vi-1C2.52.500ViVi+1CC2.50Vn-1VnCC2.50InV1ViVi+1CVn-1VnCCInReqReqReqReqCC(a)圖6.49(b)CReqReqCCReqCCReqReqCCReqCInm圖6.51(c)106動(dòng)態(tài)CMOS設(shè)計(jì)107動(dòng)態(tài)CMOS在靜態(tài)電路中，輸出在任何時(shí)刻都通過一個(gè)低電阻連接到電源或地。一個(gè)n輸入的電路需要2n個(gè)器件(nNMOS+nPMOS)而動(dòng)態(tài)邏輯電路的值取決于高阻節(jié)點(diǎn)處電容存儲(chǔ)的臨時(shí)的電荷量。需要n+2個(gè)器件(n+1NMOS+1PMOS)108動(dòng)態(tài)CMOS動(dòng)態(tài)CMOS門采用時(shí)鐘控制的一個(gè)上拉的pMOS兩種工作模式：

預(yù)充和求值109足如果在預(yù)充階段，下拉網(wǎng)絡(luò)導(dǎo)通怎么辦采用足110動(dòng)態(tài)CMOS邏輯功效111動(dòng)態(tài)CMOSIn1In2PDNIn3MeMpClkClkOutCLOutClkClkABCMpMe兩種工作模式

預(yù)充電

(CLK=0)

求值

(CLK=1)112動(dòng)態(tài)CMOSIn1In2PDNIn3MeMpClkClkOutCLOutClkClkABCMpMeonoff1offon((AB)+C)兩種工作模式

預(yù)充電

(CLK=0)

求值

(CLK=1)113輸出條件一旦輸出節(jié)點(diǎn)放電，在下一個(gè)預(yù)充狀態(tài)來之前，此節(jié)點(diǎn)都不可能在充電.在求值階段輸入只能做一次運(yùn)算。在求值有，輸出可以是高阻態(tài)(PDNoff),狀態(tài)電荷存儲(chǔ)在CL114動(dòng)態(tài)邏輯門的特性邏輯功能由NMOS下拉網(wǎng)絡(luò)實(shí)現(xiàn)需要晶體管數(shù)目為N+2(靜態(tài)CMOS需要2N個(gè)晶體管)輸出電壓全擺幅輸出(VOL=GNDandVOH=VDD)是無比電路–器件尺寸不影響邏輯電平較快的開關(guān)速度由于減少了輸入晶體管個(gè)數(shù)，降低了輸入電容(Cin)同樣也降低了輸出電容(Cout)沒有短路電流Isc,下拉器件提供的所有電流都用來度負(fù)載電容放電CL115動(dòng)態(tài)邏輯門的特性總功耗比靜態(tài)CMOS高在VDD

和GND(包括Psc)之間沒有靜態(tài)漏電流通路沒有過沖值高轉(zhuǎn)換率給時(shí)鐘增加了額外的電容需要時(shí)鐘Clk一旦輸入信號(hào)高于VTn,，PDN就開始工作,所以VM,VIH

和VIL

都等于VTn低噪聲邊緣(NML)需要時(shí)鐘預(yù)充求值時(shí)鐘116動(dòng)態(tài)門設(shè)計(jì)要點(diǎn)1:電荷漏電CLClkClkOutAMpMe漏電CLKVOut預(yù)充求值圖6.56動(dòng)態(tài)電路的漏電問題117漏電流的解決方案CLClkClkMeMpABOutMkp圖6.58靜態(tài)泄漏器補(bǔ)償電荷泄露與傳輸門邏輯的電平恢復(fù)器類似弱保持器118動(dòng)態(tài)門設(shè)計(jì)要點(diǎn)2:電荷共享CLClkClkCACBB=0AOutMpMe圖6.59存儲(chǔ)在CL上的電荷被從新分布到CL

和CAleading導(dǎo)致輸出節(jié)點(diǎn)電壓下降119例6.18：電荷共享CL=50fFClkClkAABBB!BCCOutCa=15fFCc=15fFCb=15fFCd=10fF120電荷共享B=0ClkXCLCaCbAOutMpMaVDDMbClkMe121電荷共享解決方案ClkClkMeMpABOutMkpClk圖6.16通過對(duì)內(nèi)部節(jié)點(diǎn)的預(yù)充電來解決電荷分享問題，也可以用一個(gè)ＮＭＯＳ預(yù)充電管，但這需要一個(gè)反向的時(shí)鐘。122動(dòng)態(tài)門設(shè)計(jì)要點(diǎn)3:電容耦合CL1ClkClkB=0A=0Out1MpMeOut2CL2In動(dòng)態(tài)NAND靜態(tài)NAND=1=0123背柵耦合的影響VoltageTime,nsClkInOut1Out2124動(dòng)態(tài)門設(shè)計(jì)要點(diǎn)4:時(shí)鐘饋通CLClkClkBAOutMpMe在輸出Out和時(shí)鐘Clk之間的柵漏電容耦合會(huì)造成ｏｕｔ的電壓在預(yù)充階段上升超過