第三章 TTL集成電路

第三章TTL集成電路

TTL（TransistorTransistorLogic）——晶體管晶體管邏輯集成電路是雙極型集成電路的基礎(chǔ)，是集成電路產(chǎn)生最早的產(chǎn)品。1§3-1TTL與非門電路

(P67~78)2

思考題1.各種結(jié)構(gòu)的TTL與非門單元電路各自的特點(diǎn)是什么？2.各種結(jié)構(gòu)的TTL與非門單元電路中各個(gè)元器件的作用是什么？33.1.1兩管單元TTL與非門

1.結(jié)構(gòu)和工作原理VCCFR2R1ABCT1T2開態(tài)：輸入全為高電平或浮空F=A.B.C

T1

反向有源

T2

飽和輸出低電平關(guān)態(tài)：輸入有低電平

T1

深飽和

T2

截止輸出高電平43.1.1兩管單元TTL與非門

2.電壓傳輸特性VCCFR2R1ABCT1T201234VoVi0.80.4單位:V53.1.1兩管單元TTL與非門

3.抗干擾能力VCCFR2R1ABCT1T201234VoVi0.80.4單位:VVOH=VCC-IOH.R23.6VVOL=VCES20.3VVL=VOH–VOL3.3VVIL≈VI*

(剛導(dǎo)通)

0.55VVIH≈VI*(飽和導(dǎo)通)

0.7VVI*=Vbe2+Vbc1–Vbe1VW=VIH-VIL0.15VVNML=VIL-VOL0.25VVNMH=VOH-VIH2.9VVILVIHVOHVOLVLVWVOLVNMLVOHVNMHVDDVOHminVSSVOLmaxVILmaxVIHminVNMLmaxVNMHmax63.1.1兩管單元TTL與非門

4.負(fù)載能力VCCFR2R1ABCT1T2VCCFR2R1ABCT1T2VCCFR2R1ABCT1T2IIL=VCC–Vbes1R1IIH值較小(μA)影響因素多輸出低電平時(shí)：

β2IR1=S(IR2+NOL.IIL

)

S飽和因子輸出高電平時(shí)：

VOH=VCC-NOH.IIH

.R2NO≈373.1.1兩管單元TTL與非門

5.瞬態(tài)特性VCCFR2R1ABCT1T2截止過程：由于多射極晶體管T1的反抽作用，T2迅速截止，輸出電平上升速度主要取決于IR2和負(fù)載電容的大小。容性負(fù)載能力差。導(dǎo)通過程:導(dǎo)通速度取決于輸出晶體管T2基極驅(qū)動電流和負(fù)載電容大小。前者一般較小，導(dǎo)通速度慢。83.1.1兩管單元TTL與非門

6.常用單元電路形式VCC（a）VCC（b）VCC（c）由于上述缺點(diǎn)，該兩管單元沒能被以單塊集成電路形式應(yīng)用到市場。但是，由于此單元簡單的特點(diǎn)，常以單元電路形式被應(yīng)用在中大規(guī)模集成電路中。圖(b)提高了本級門低電平抗干擾能力，同時(shí)也使輸出低電平抬高。因此對后級門有一定要求。圖(c)輸出高電平被箝位，使輸出邏輯擺幅變低，提高電平轉(zhuǎn)換速度。靜態(tài)功耗將增大。93.1.2三管單元TTL與非門

1.結(jié)構(gòu)、工作原理及特性VCCFR2R1ABCR3T1T2T3D開態(tài)：輸入全為高電平或浮空

T1

反向有源

T2

、T3飽和輸出低電平關(guān)態(tài)：輸入有低電平

T1

深飽和

T2

、T3截止輸出高電平T2的作用：提高抗干擾能力；加快導(dǎo)通速度。D的作用：加快T3退飽和；控制T3飽和度。R3的作用：為T3提供泄放通路負(fù)載能力仍差（尤其容性負(fù)載）103.1.2三管單元TTL與非門

2.常用單元電路形式VCCFT1RT3VCCFVCCF（a）（b）（c）圖(b)輸出高電平被箝位降低輸出的邏輯擺幅圖(c)將二極管D改為電阻R。

R=0時(shí),T3不飽和，速度快，但低電平驅(qū)動差。

R=∞時(shí)，屬于OC門，速度慢，低電平驅(qū)動強(qiáng)。

一般可取R=100（抗飽和與非門）

三管單元仍沒能被以單塊集成電路形式應(yīng)用到市場，而是常以單元電路形式被應(yīng)用在中大規(guī)模集成電路中。113.1.3四管單元TTL與非門VCCFR2R1ABCR3T1T2T3DT4R4開態(tài)：輸入全為高電平或浮空

T1

反向有源

T2

、T4飽和

T3截止輸出低電平關(guān)態(tài)：輸入有低電平

T1

深飽和

T2

、T4截止

T3正向?qū)?/p>

輸出高電平T3、T4：構(gòu)成推挽輸出，負(fù)載能力加強(qiáng)二極管D：防止T3、T4同時(shí)導(dǎo)通SN54/74和SN54L/74L系列內(nèi)部驅(qū)動門時(shí)，可以取R4=0,以便加快速度電阻R4：起限流作用123.1.4五管單元TTL與非門VCCFR2R1ABCR3T1T2T3T4R5T5R4開態(tài)：輸入全為高電平或浮空T1

反向有源，T2

、T5飽和，T3正向?qū)?，T4截止

輸出低電平關(guān)態(tài)：輸入有低電平T1

深飽和，T2

、T5截止，T3、T4正向?qū)?/p>

輸出高電平T3、T4：達(dá)林頓結(jié)構(gòu)，與T5構(gòu)成推挽輸出，進(jìn)一步加強(qiáng)驅(qū)動能力；電阻R4

：為T4提供泄放電荷通路；電阻R5：起限流作用。SN54H/74H系列做內(nèi)部驅(qū)動門時(shí)，可以取R5=0,以便加快速度133.1.5六管單元TTL與非門VCCFR2R1ABCRbT1T2T3T4R5T5R4RcT6T6網(wǎng)絡(luò)(T6

RbRc)1.縮短導(dǎo)通時(shí)間和截止時(shí)間，提高了速度。2.同時(shí)使電壓傳輸特性曲線矩形化，增強(qiáng)抗干擾能力。ViVo00.6v1.3v斜率=R2R3三、四、五管單元143.1.6STTL與非門

在六管單元基礎(chǔ)上，將進(jìn)入飽和區(qū)工作的晶體管都加上肖特基二極管箝位（采用抗飽和晶體管），減少存儲電荷，提高速度。但VOL略有上升。VCCFR2R1ABCRbT1T2T3T4R5T5R4RcT6

SN54S/74S系列153.1.7LSTTL與非門

1.基本結(jié)構(gòu)

SN54LS/74S系列1.將多射極晶體管改為肖特基二極管(響應(yīng)快)，提高速度，減小IIH。但是抗干擾能力下降。2.將電阻R4由接地改為接輸出，降低功耗。在STTL單元基礎(chǔ)上改進(jìn)：3.將所有電阻阻值加大，降低功耗。犧牲一定速度。VCCFR2R1ABCRbT2T3T4R5T5R4RcT64.增加兩個(gè)反饋二極管，加快負(fù)載電容放電，并加快T5管導(dǎo)通，提高速度。VCCFR2R1ABCRbT1T2T3T4R5T5R4RcT6163.1.7LSTTL與非門

2.輸入端改進(jìn)

SN54ALS/74ALS系列VCCR1ABCT2提高抗干擾能力提高泄放速度ABCT2VCCR1極大地減小了輸入端路電流IIL173.1.8習(xí)題

P83:4.2四管單元TTL影響速度、功耗、高電平、低電平的因素4.3兩管單元TTL的電源電流4.7LSTTL驅(qū)動同類負(fù)載問題18§3-2TTL與非門的邏輯擴(kuò)展19

思考題1.

各種TTL基本門的功能是如何實(shí)現(xiàn)的？2.

什么是OC門？它解決了什么問題？應(yīng)用時(shí)應(yīng)注意什么？3.什么是三態(tài)門？它解決了什么問題？與OC門有何不同？203.2.1TTL與非門/非門（倒向器）nand/invVCCFR2R1ABCRbT1T2T3T4R5T5R4RcT6VCCFR2R1ARbT1T2T3T4R5T5R4RcT6213.2.2TTL與門/緩沖器and/bufferVCCFR2RbT2T3T4R5T5R4RcT6R1ABCT2T1R2R1AR3T1T2T3DVCCFR4R5T4T5DT6R6223.2.3TTL與或非門/或非門aoixxx

/norVCCFR2R11A1RbT11T3T4R5T5R4RcT6A2T12R12T21T22VCCFR2R11A1B1C1RbT11T3T4R5T5R4RcT6A2B2T12R12T21T22233.2.4TTL與或門/或門aoxxx

/orVCCFR2R11A1RbT11T3T4R5T5R4RcT6A2T12R12T21T22T2R2’DVCCFR2R11A1B1C1RbT11T3T4R5T5R4RcT6A2B2T12R12T21T22T2R2’D243.2.5TTL異或門/異或非門xor

/nxorVCCFABVCCFAB253.2.6TTLOC門（OpenCollector）

1.基本結(jié)構(gòu)VCCFR1ABCT1T2VCCFR2R1ABCR3T1T2T3VCCFR2R1ABCRbT1T2T5RcT6263.2.6TTLOC門（OpenCollector）

2.基本應(yīng)用YRLVCCVCCVCCVCCYVCCVCCVCC273.2.7TTL三態(tài)門輸出有三種狀態(tài)：0,1,ZVCCMGVCCFAB基本門控制門CDFABEBUSG1G2G3應(yīng)用示例283.2.8習(xí)題

P84~88:4.9、4.10、4.11、4.12、4.13(b)、4.15、4.16邏輯擴(kuò)展4.14應(yīng)用問題29§3-3

單管邏輯門電路30

思考題1.單管邏輯門的工作原理是什么？2.單管邏輯門運(yùn)用特點(diǎn)是什么？級連時(shí)應(yīng)注意什么？313.3.1單管禁止門A為0時(shí)，禁止B信號B為1時(shí)，禁止A信號VCCRLTABFABF001011100111F=A·BABFABF323.3.2單管串級與非門與單管禁止門相比較：由單發(fā)射極改為多發(fā)射極，多發(fā)射級的輸入信號之間是“與”的關(guān)系。VCCRLTABFCF=A·B·CABFC333.3.3單管邏輯門的邏輯擴(kuò)展

1.C1-E2連接F1=A1·B1·C1

VCCRLB2F2A1B1C1A2F1=A2A1·B1·C1+A2·B2F2A2B1C1B2A1F2=A2·B2·F1343.3.3單管邏輯門的邏輯擴(kuò)展

2.C1-C2“線與”F=A1·B1·C1+A2·B2·C2FA1B2C2A2C1B1VCCRLFA1B1C1A2B2C2353.3.3單管邏輯門的邏輯擴(kuò)展

3.E1-E2連結(jié)RL’A’AFRLF’OPVCCAA’FF’OPF’=A’·OPF=A·OP363.3.3單管邏輯門的邏輯擴(kuò)展

4.C1-B2連接VCCRLT2B2FC2T1A1B1C1FA1B1C1B2C2F=A1·B1·C1·B2·C2373.3.3單管邏輯門的邏輯擴(kuò)展

5.異或非門F=A⊕BABFVCCRLABF383.3.4單管邏輯門運(yùn)用特點(diǎn)和級連問題

1.輸入端口的電流不同VCCRLTABFVCCRLTABFVCCRLTABFIE0=IB1+IC0VCCRLTABFVCCRLTABFVCCRLTABFVCCRLTABFVCCVCC393.3.4單管邏輯門運(yùn)用特點(diǎn)

2.輸出低電平逐級提高VCCRLTABFVCCRLTABFVC0=VE0+VCES應(yīng)注意不要高于后級的閾值電壓。必要時(shí)后級應(yīng)采用高閾值門將輸出低電平降低。VCCFA高閾值門VCCRLTABF403.3.4單管邏輯門運(yùn)用特點(diǎn)

3.驅(qū)動基極負(fù)載時(shí)輸出高電平會被后級箝位VCCRLTABFVB1=VE0+VBE這時(shí)與基極負(fù)載之間應(yīng)加隔離管。若驅(qū)動多個(gè)負(fù)載，會有槍電流現(xiàn)象。VCCFRLTABVCCFRLTABVCCVCC413.3.5習(xí)題

P84~88:4.8、4.13(a)邏輯擴(kuò)展及應(yīng)用42§3-4TTL功能集成電路舉例43

思考題1.集成電路一般組成結(jié)構(gòu)中可分為幾部分？各部分的特點(diǎn)是什么？2.集成電路設(shè)計(jì)與電子線路設(shè)計(jì)有何不同？443.4.1集成的一般組成結(jié)構(gòu)輸入門輸出門內(nèi)部門輸入端輸出端453.4.2集成主從D觸發(fā)器（前沿觸發(fā)）

1.結(jié)構(gòu)DRCPQQABCDEFS輸入門：C,D,E,F負(fù)載輕，驅(qū)動能力不要求過大，但要有一定的抗干擾能力。輸出門：A,B要有一定的驅(qū)動能力。463.4.2集成主從D觸發(fā)器（前沿觸發(fā)）

2.電路SRCPDQQVCCVCC47§3-5TTL集成電路版圖設(shè)計(jì)48

思考題1.

集成電路版圖設(shè)計(jì)為什么非常重要？2.版圖設(shè)計(jì)基本尺寸分為哪兩大類？影響它們的因素有哪些？3.晶體管圖形尺寸與哪些因素有關(guān)？4.擴(kuò)散電阻條寬如何確定？5.隔離區(qū)如何劃分？493.5.1集成電路版圖設(shè)計(jì)的重要性

集成電路版圖就是集成電路制作過程中所需要的光刻掩膜版的設(shè)計(jì)圖，是在考慮工藝條件的基礎(chǔ)上確定了集成電路中每個(gè)器件的形狀、尺寸、位置、及器件之間的連接關(guān)系和連線寬度。

因此，集成電路版圖對集成電路功能的正確性、性能的好壞起著決定性作用。503.5.2TTL集成電路版圖設(shè)計(jì)的一般過程1.了解工藝流程及工藝參數(shù)，掌握（確定）設(shè)計(jì)規(guī)則；2.

根據(jù)電路參數(shù)要求進(jìn)行定性和定量分析，確定電路結(jié)構(gòu)和各個(gè)元器件的工作參數(shù)；

3.

按器件參數(shù)要求，根據(jù)設(shè)計(jì)規(guī)則設(shè)計(jì)各元件的基本圖形和基本尺寸；513.5.2TTL集成電路版圖設(shè)計(jì)的一般過程（續(xù)）

4.

劃分隔離區(qū)：處于外延層的電極的電位相同的晶體管可以放在同一個(gè)隔離區(qū)，二極管按晶體管的原則處理，電阻要根據(jù)類型遵循隔離原則；5.布局布線：相關(guān)器件靠近，熱量分布均勻，布線要短，適當(dāng)調(diào)整器件圖形，面積要小，接近方形，滿足封裝要求。523.5.3

版圖設(shè)計(jì)規(guī)則的基本內(nèi)容版圖設(shè)計(jì)規(guī)則是版圖設(shè)計(jì)過程中要遵守的各層掩膜圖形的最小線寬及相關(guān)掩膜圖形之間的最小間距，它代表了工藝實(shí)現(xiàn)的水平，但不是唯一設(shè)計(jì)尺寸。最小線寬一般包括：金屬布線層的最小寬度，引線孔、通孔的最小寬度，各種擴(kuò)散區(qū)的最小寬度等。最小間距一般包括：同層掩膜版中相鄰圖形之間的最小間距和不同層相關(guān)掩膜版圖形之間的最小間距。如基區(qū)擴(kuò)散最小間距、發(fā)射區(qū)擴(kuò)散與基區(qū)擴(kuò)散最小套刻間距等。533.5.3

版圖設(shè)計(jì)規(guī)則的基本內(nèi)容

1.影響最小線寬的因素：

①制版能力：制版設(shè)備、掩膜版質(zhì)量、操作水平等

②光刻水平：光刻設(shè)備、光刻膠質(zhì)量、操作水平等

③介質(zhì)成分、厚度以及雜質(zhì)分布均勻度等543.5.3

版圖設(shè)計(jì)規(guī)則的基本內(nèi)容

2.影響最小間距的因素①掩膜對準(zhǔn)容差：掩膜容差、光刻對準(zhǔn)容差（多次性）②橫向擴(kuò)散：與PN結(jié)深度有關(guān)，具有方向性③耗盡層寬度：與工作電壓、雜質(zhì)濃度有關(guān)④可靠性的余度：包括其它未考慮因素553.5.3

版圖設(shè)計(jì)規(guī)則的基本內(nèi)容（續(xù)2）最小間距計(jì)算示例：P-SubN–-epiP+P+PN+N+SPn+p

=ΔXMAT＋Wdc-C＋0.8Xje＋0.8Xjc＋GminENCn+p

=ΔXMAT＋Wde-B＋Wdc-B＋0.8Xje－0.8Xjc＋GminENCp-p孔=ΔXMAT-2＋Wdc-B－0.8Xjc＋Gmin563.5.4

一般npn晶體管的版圖設(shè)計(jì)

1.電流容量與發(fā)射區(qū)條長的關(guān)系發(fā)射極電流集邊效應(yīng)使得:IEmax=LE-eff發(fā)射極單位有效周長最大工作電流

：模擬電路一般取0.04~0.16

mA/m

邏輯電路一般取

0.16~0.4

mA/mLeLE-eff

=

2Le573.5.4

一般npn晶體管的版圖設(shè)計(jì)

2.飽和壓降與寄生電阻的關(guān)系Vces

=Vceso

+Ic

*rces

其中：Vceso

=

0.1V晶體管的圖形結(jié)構(gòu)、尺寸決定了rces583.5.4

一般npn晶體管的版圖設(shè)計(jì)

3.頻率特性與寄生電阻、電容的關(guān)系=*1.4*(reCe+1?T2Wb25Dnb+rces*Cc+cVm+12rcesCjs)?T比分立器件低得多593.5.5

多射級晶體管的版圖設(shè)計(jì)

1.減小反向漏電流的重要性VCCFR2R1ABCT1T2當(dāng)輸入端全接高電平時(shí)，此輸入端會產(chǎn)生與輸入管的基極電流成正比的輸入漏電流，引起前級輸出的高電平下降，嚴(yán)重時(shí)會引起邏輯錯誤。603.5.5

多射級晶體管的版圖設(shè)計(jì)

2.采用長脖子基區(qū)結(jié)構(gòu)VCCFR2R1ABCT1T2（2~3方）

T1反向有源時(shí)，集電結(jié)正偏，基極電流的大部分不進(jìn)入內(nèi)基區(qū)，減小了晶體管效應(yīng)。613.5.5

多射級晶體管的版圖設(shè)計(jì)

3.采用肖特基晶體管結(jié)構(gòu)VCCFR2R1ABCT1T2

T1反向有源時(shí)，集電結(jié)正偏，基極電流的大部分被肖特基二極管分流，減小了晶體管效應(yīng)。623.5.6

二極管的版圖設(shè)計(jì)根據(jù)電路對二極管的具體要求（如二極管的正向壓降、反向擊穿電壓、恢復(fù)時(shí)間），選取相應(yīng)結(jié)構(gòu)的二極管。根據(jù)工作電流和對寄生串連電阻的要求選取相應(yīng)大小的面積。肖特基二極管要注意減小邊緣電場集中現(xiàn)象，以便改善擊穿特性。633.5.7

擴(kuò)散電阻的版圖設(shè)計(jì)關(guān)鍵是W取值

R=R□Wi=1∑Lin[+2k1+(n-1)k2]RΔR=LΔLWΔWR□ΔR□++要求值PA=W*LI2*R=R□*W2I2PAmax

R(/)251050100150200300IWmax

(mA/m)1.61.00.710.320.220.180.160.131.滿足設(shè)計(jì)規(guī)則2.滿足精度要求3.滿足功耗限制R□=

PAmax

1/2WIIWmax

=()max643.5.8TTL集成電路版圖設(shè)計(jì)舉例——中速中功耗八輸入端與非門（有與擴(kuò)展端）

1.靜態(tài)參數(shù)要求ICCL(mA)空載Vcc=5.5V輸入端懸空7ICCH(mA)空載Vcc=5.5V輸入端接地3.5IIL(mA)空載Vcc=5.5V輸入端接地1.6IIH(mA)空載Vcc=5.5VVi=2.4V0.05其它輸入端接地Vi=5.5V1IOS(mA)Vcc=5.5VVi=0VVO=0V20~80653.5.8TTL集成電路版圖設(shè)計(jì)舉例

1.靜態(tài)參數(shù)要求（續(xù)）VOH(V)Vcc=4.5VVi=0.8VIO=-400A2.4VOL(V)Vcc=4.5VVi=2.0VIOL=12.8mA0.4NO(V)同類門8663.5.8TTL集成電路版圖設(shè)計(jì)舉例

2.工藝條件

典型PN結(jié)隔離工藝

P-sub<111>

=7~15cmRBL=20/epi=0.2~0.5cmWepi=5~7mRB=200/XjC=2.5~3mRE=20/XjC=1.5~2m20673.5.8TTL集成電路版圖設(shè)計(jì)舉例

3.設(shè)計(jì)規(guī)則

1.擴(kuò)散區(qū)與引線孔最小套刻間距62.引線孔最小尺寸10x123.硼擴(kuò)散區(qū)和磷擴(kuò)散區(qū)最小寬度144.硼擴(kuò)與磷擴(kuò)最小套刻間距8

5.硼擴(kuò)、磷擴(kuò)最小間距14

6.隔離擴(kuò)散區(qū)最小寬度16

7.元件與隔離槽最小間距22683.5.8TTL集成電路版圖設(shè)計(jì)舉例

3.設(shè)計(jì)規(guī)則（續(xù)）

8.金屬線最小寬度12

9.金屬線最小間距1010.金屬線與引線孔最小套刻間距4

11.鈍化窗口最小尺寸100x10012.鈍化窗口最小間距10013.隔離槽與鈍化窗口最小間距5014.劃片道最小寬度200693.5.8TTL集成電路版圖設(shè)計(jì)舉例

4.選定電路結(jié)構(gòu)VCCFR2R1I1I8RbT1T2T3T4R5T5R4RcT6R1與擴(kuò)展703.5.8TTL集成電路版圖設(shè)計(jì)舉例

5.確定電阻阻值IIL=1.6mAVCCVbes1R1R15.50.71.6m=3K考慮20％誤差，應(yīng)大于3.6K，取4Ka)確定R1VCCFR2R1I1I8RbT1T2T3T4R5T5R4RcT6713.5.8TTL集成電路版圖設(shè)計(jì)舉例

5.確定電阻阻值VCCVbes1R1R42.1K考慮20％誤差，應(yīng)大于2.6K，取3Kb)確定R4ICCH=IR1+IR4VCCVbeF3R4+=5.50.74K5.50.7R4+

3.5mVCCFR2R1I1I8RbT1T2T3T4R5T5R4RcT6723.5.8TTL集成電路版圖設(shè)計(jì)舉例

5.確定電阻阻值=VCCVbcF12VbesR1R2728考慮20％誤差，取1Kc)確定R2ICCL=IR1+IR2+IR4VCCVces2Vbes5R2+7mVces2+Vbes5VbeF3R4+VCCFR2R1I1I8RbT1T2T3T4R5T5R4RcT6733.5.8TTL集成電路版圖設(shè)計(jì)舉例

5.確定電阻阻值R5是限流電阻，它對速度和瞬態(tài)功耗影響都很大，應(yīng)兼顧二者，對于中速取100d)確定R5VCCFR2R1I1I8RbT1T2T3T4R5T5R4RcT674

3.5.8TTL集成電路版圖設(shè)計(jì)舉例5.確定電阻阻值①T6深飽和：S64一般取Rc=2Rb

分流小，常用于低功耗電路和驅(qū)動電路。

②T6淺飽和：S62一般取Rb=2Rc分流大，常用于中速、高速和甚高速電路。Rb和Rc決定T6工作狀態(tài)，因而決定對T5的分流。IE6=IE2IB5=IB6+IC6

d)確定Rb和Rc=Vbes5Vbes6RbVbes5Vces6Rc+=0.1Rb0.5Rc+對此電路選T6淺飽和，T5深飽和，且S5=4求得:Rc=250Rb=500IB5=S5·NO·IIL5=2.56mAIE2=IR1+IC24.75mAIE6=IE2IB5=2.2mARb=2RcVCCFI1I875

3.5.8TTL集成電路版圖設(shè)計(jì)舉例

6.各個(gè)器件的版圖設(shè)計(jì)

a)T1管（多射極晶體管）為了減小反向漏點(diǎn)流，采用長脖子基區(qū)（2~3方）。由于工作電流較小，采用最小面積晶體管結(jié)構(gòu)（按設(shè)計(jì)規(guī)則）。

多射極、長脖子基區(qū)及集電極引線可根據(jù)整體版圖布局情況排布。基區(qū)等位孔76

3.5.8TTL集成電路版圖設(shè)計(jì)舉例

6.各個(gè)器件的版圖設(shè)計(jì)

b)T5管（輸出管）靜態(tài)IE5Smax=IB5+NO·IIL

=2.56+8x1.6=15.36mALE-eff=(IR5max/2+IE5Smax)/=36.36/0.4=91

mIR5max==42mAVCC-VCES3-VbeF4-VOLR5瞬態(tài)（T5退飽和時(shí)T2

先截止）雙基極雙集電極結(jié)構(gòu)，發(fā)射極條長