數(shù)字電子技術基礎：第六章 時序邏輯電路

第六章時序邏輯電路6.1時序邏輯電路的基本概念6.2同步時序邏輯電路的分析方法6.4同步時序邏輯電路的設計方法異步時序邏輯電路的分析方法6.3若干常用的時序邏輯集成電路本章內(nèi)容教學基本要求2、熟練掌握時序邏輯電路的分析方法1、熟練掌握時序邏輯電路的各種描述方式3、熟練掌握時序邏輯電路的設計方法4、熟練掌握計數(shù)器、寄存器、移位寄存器等典型時序邏輯電路的邏輯功能及其應用。6.1概述一、時序邏輯電路的特點信號控制關系上：任一時刻的輸出不僅取決于該時刻的輸入，還與電路所記憶的狀態(tài)有關，原狀態(tài)(現(xiàn)態(tài))與新狀態(tài)(次態(tài))的更替是在時鐘信號的作用下按節(jié)拍進行的。而組合邏輯電路任一時刻的輸出，僅取決于該時刻的輸入。例：串行輸入加法器兩個多位數(shù)從低位到高位逐位相加，每一CP周期，變更一次數(shù)值位，完成該位數(shù)值相加并保存其進位信號。 2.電路結構上:①包含存儲電路(觸發(fā)器群)和組合邏輯電路②觸發(fā)器狀態(tài)和輸入變量共同決定輸出二、時序電路的一般結構形式與功能描述方法用三個方程組描述：CLK三組方程的具體描述如下：＊三、時序電路的分類1.同步時序電路與異步時序電路同步：存儲電路中所有觸發(fā)器的時鐘使用統(tǒng)一的CLK，狀態(tài)變化發(fā)生在同一時刻；異步：沒有統(tǒng)一的CLK，觸發(fā)器狀態(tài)的變化有先有后。2.Mealy型和Moore型Mealy型：Moore型：米利型和摩爾型時序電路電路的輸出是輸入變量X及觸發(fā)器輸出Q的函數(shù)，這類時序電路亦稱為米利型電路米利（Mealy）型電路電路輸出僅僅取決于各觸發(fā)器的狀態(tài)，而不受輸入信號的影響，這類電路稱為摩爾型電路。無輸入變量的時序邏輯電路，則屬摩爾型電路的特例。

摩爾（Moore）型電路6.2時序電路的分析方法6.2.1同步時序電路的分析方法分析：確定已知時序電路的邏輯功能—— 即找出在輸入序列和CLK脈沖作用下，電路的狀態(tài)轉(zhuǎn)換關系及輸出序列。一般步驟：①據(jù)給定電路，寫出存儲電路中各觸發(fā)器驅(qū)動端的輸入邏輯式，即激勵方程。②據(jù)給定電路，寫出輸出方程。③將激勵方程代入觸發(fā)器的特性方程，得到次態(tài)方程。

④列狀態(tài)轉(zhuǎn)換表或填(復合)次態(tài)卡諾圖。

⑤畫狀態(tài)轉(zhuǎn)換圖，說明電路邏輯功能并評價其性能。⑥畫時序波形圖，描述狀態(tài)轉(zhuǎn)換規(guī)律并分析輸出序列。例：（4）列狀態(tài)轉(zhuǎn)換表00011011001/010/011/000/1111/100/001/010/0（5）狀態(tài)轉(zhuǎn)換圖或者填次態(tài)卡諾圖*6.2.3異步時序邏輯電路的分析方法各觸發(fā)器的時鐘不同時發(fā)生圖中各F-F輸入端畫作“懸空”，可默認輸入為“1”與同步時序邏輯電路分析步驟不同之處：

需要列出各觸發(fā)器的時鐘方程。6.4時序邏輯電路的設計方法6.4.1設計同步時序邏輯電路的一般步驟6.4.2同步時序邏輯電路的自啟動設計6.4.3異步時序邏輯電路的設計方法（選學）6.4同步時序邏輯電路的設計

同步時序邏輯電路的設計是分析的逆過程,其任務是根據(jù)實際邏輯問題的要求，設計出能實現(xiàn)給定邏輯功能的電路。6.4.1設計同步時序邏輯電路的一般步驟同步時序電路的設計流程邏輯抽象結合自啟動要求，確定次態(tài)方程(1)根據(jù)給定的邏輯功能建立原始狀態(tài)圖和原始狀態(tài)表(2)狀態(tài)化簡-----求出最簡狀態(tài)圖；合并等價狀態(tài)，消去多余狀態(tài)的過程稱為狀態(tài)化簡等價狀態(tài)：在相同的輸入下有相同的輸出，并轉(zhuǎn)換到同一個次態(tài)去的兩個狀態(tài)稱為等價狀態(tài)。①明確電路的輸入條件和相應的輸出要求，分別確定輸入變量和輸出變量的數(shù)目和符號。②找出所有可能的狀態(tài)和狀態(tài)轉(zhuǎn)換之間的關系。③根據(jù)原始狀態(tài)圖建立原始狀態(tài)表。(3)狀態(tài)編碼（狀態(tài)分配/狀態(tài)賦值）；(5)選擇觸發(fā)器的類型；(7)畫出邏輯電路圖。給每個狀態(tài)賦以二進制代碼根據(jù)狀態(tài)數(shù)確定觸發(fā)器的個數(shù)，(6)確定激勵方程和輸出方程；（M:狀態(tài)數(shù);n:觸發(fā)器的個數(shù)）2n-1<M≤2n

(4)結合電路的“自啟動”要求，利用復合次態(tài)卡諾圖，確定次態(tài)方程；例:設計一個串行數(shù)據(jù)檢測器。電路的輸入信號A是與時鐘脈沖同步的串行數(shù)據(jù)，其時序關系如下圖所示。輸出信號為Y；要求電路在A信號輸入出現(xiàn)110序列時，輸出信號Y為1，否則為0。a——初始狀態(tài);b——A輸入1后;c——A輸入11及111…后;d——A輸入110后。2.）定義輸入輸出邏輯狀態(tài)和每個電路狀態(tài)的含義；1.）確定輸入、輸出變量及電路的狀態(tài)數(shù):輸入變量：A狀態(tài)數(shù)：4個輸出變量：Y解:(1)根據(jù)給定的邏輯功能建立原始狀態(tài)圖和原始狀態(tài)表2.狀態(tài)化簡列出原始狀態(tài)轉(zhuǎn)換表現(xiàn)態(tài)次態(tài)/輸出A=0A=1aa

/0b

/0ba

/0c

/0cd/1c/0da/0b/0現(xiàn)態(tài)次態(tài)／輸出A=0A=1aa/0b

/0ba

/0c/0ca/1c

/0abc0/01/00/01/01/00/1a≌d3、狀態(tài)分配令a=00，b=01，c=11，現(xiàn)態(tài)Q1Q0Q1n+1Q0n+1／YA=0A=10000

/001

/00100

/011

/01100

/111

/04、選擇觸發(fā)器的類型觸發(fā)器個數(shù):兩個。類型：采用對CP下降沿敏感的JK觸發(fā)器。abc0/01/00/01/01/00/1

5.求激勵方程和輸出方程現(xiàn)態(tài)Q1Q0Q1n+1Q0n+1／YA=0A=10000

/001

/00100

/011

/01100

/111

/0J=XK=1J=1K=XJ=XK=0J=0K=X狀態(tài)轉(zhuǎn)換真值表及激勵信號K0J0K1J1激勵信號YA0000000××00010100××10100000××1×00111101×0×110001×1×1111110×0

卡諾圖化簡得激勵方程輸出方程

6.根據(jù)激勵方程和輸出方程畫出邏輯圖,并檢查自啟動能力激勵方程輸出方程當=10時100001110/01/00/01/01/00/10/11/0輸出方程能自啟動檢查自啟動能力和輸出A=0=00A=1=11為了減少誤報輸出方程修改電路6.3若干常用的時序邏輯電路一、并行寄存器①用于寄存一組二值代碼，N位寄存器由N個觸發(fā)器組成，可存放一組N位二值代碼。②其中每個觸發(fā)器可以“置1”或“置0”。6.3.1并行寄存器和移位寄存器例1：利用D鎖存器構成的并行寄存器例2：用維持-阻塞D觸發(fā)器構成的并行寄存器二、移位寄存器（代碼在寄存器中可左、右串行移動）具有存儲+移位功能4位雙向移位寄存器74LS194A：左右LR具有左移、右移、并行輸入、保持以及異步清0等功能。0RD'S1S0工作模式0XX異步置零100保持101左移110右移111并行輸入

左右LR左移輸出右移輸出01&74LS194Q0Q1Q2Q3題8圖S0S1CLRSRCP“0”“1”SLD0D1D2D3八、分析作圖題（12分）試分析題8圖所示同步時序邏輯電路的工作原理，畫出其完整的狀態(tài)轉(zhuǎn)換圖。圖中74LS194為四位雙向移位寄存器，其邏輯功能詳見下表。

試題舉例：6.3.2計數(shù)器用途：用于計數(shù)、分頻、定時、產(chǎn)生節(jié)拍脈沖等分類：按時鐘分--同步、異步； 按計數(shù)過程中數(shù)字增減分--加(UP)、減(DOWN)和加減可逆；按計數(shù)器中的數(shù)字編碼分—自然二進碼、BCD碼和循環(huán)碼…按計數(shù)容量分--10進制、24進制、60進制…1、同步二進制計數(shù)器①加法計數(shù)器原理：根據(jù)二進制加法運算規(guī)則可知,在多位二進制數(shù)末位加1，若第i位以下皆為1時，則第i位應翻轉(zhuǎn)。由此得出規(guī)律，若用T觸發(fā)器構成計數(shù)器，則第i位觸發(fā)器輸入端Ti的邏輯式應為：一、同步計數(shù)器進位信號器件實例：4位自然B碼同步加法計數(shù)器(74LS161)01011111異步清0同步置數(shù)11Ji=Ki=TiT0=1T1=Q0T2=Q1Q0T3=Q2Q1Q0C=ETQ3Q2Q1Q074××161電路符號與功能表工作狀態(tài)X0XXX清0（異步）10XX預置數(shù)（同步）X1101保持（包括C）X11X0保持（C=0）11114位B碼加計數(shù)②減法計數(shù)器原理：根據(jù)二進制減法運算規(guī)則可知,在多位二進制數(shù)末位減1，若第i位以下皆為0時，則第i位應翻轉(zhuǎn)。由此得出規(guī)律，若用T觸發(fā)器構成計數(shù)器，則第i位觸發(fā)器輸入端Ti的邏輯式應為：③同步加減可逆計數(shù)器單時鐘加/減計數(shù)器加/減計數(shù)結果雙時鐘加/減計數(shù)器計數(shù)結果兩種解決方案a.單時鐘方式加/減脈沖用同一輸入端，由加/減控制線的高低電平?jīng)Q定執(zhí)行加/減計數(shù)。器件實例：74LS191（用T觸發(fā)器）工作狀態(tài)X11X保持XX0X預置數(shù)(異步)010B碼加計數(shù)011B碼減計數(shù)010011b.雙時鐘方式器件實例：74LS193（采用T'觸發(fā)器，即T=1）小結（1）：74161：同步4位B碼(十六進制)加法計數(shù)器，具有異步清零、同步預置數(shù)功能；74LS191：單時鐘同步十六進制加/減計數(shù)器，具有異步預置數(shù)功能；74LS193：雙時鐘同步十六進制加/減計數(shù)器，具有異步清零、異步預置數(shù)功能。①加法計數(shù)器基本原理：在四位二進制計數(shù)器基礎上修改，當計到1001時，則下一個CLK電路狀態(tài)回到0000。2.同步十進制計數(shù)器/0/0/0/0/0/0/0/0/0/1/1/0/1/0/1/0器件實例：74160工作狀態(tài)X0XXX清0(異步)10XX預置數(shù)(同步)X1101保持(包括C)X11X0保持(但C=0)11118421BCD加計數(shù)②減法計數(shù)器對二進制減法計數(shù)器進行如下修改：在0000時，減“1”后，跳變?yōu)?001，然后執(zhí)行二進制減法計數(shù)。能自啟動/1/1/1/1/1/1/1/1/1/1/0/1/1/1/1/1③十進制（8421BCD）可逆計數(shù)器基本原理一致，電路只用到0000-1001的十個狀態(tài)實例器件單時鐘：74190,168雙時鐘：74192二、異步計數(shù)器1.二進制計數(shù)器①異步二進制加法計數(shù)器在末位加1時，從低位到高位逐位進位方式工作。原則：采用負邊沿觸發(fā)時，每1位從“1”變?yōu)椤?”，則向其高位發(fā)出進位信號，使高位翻轉(zhuǎn)異步計數(shù)脈沖的最小周期:

Tmin=ntpd（n為位數(shù)）

其最高計數(shù)頻率:1/Tmin在末位-1時，從低位到高位逐位借位方式工作。原則：采用負邊沿觸發(fā)時，每1位的Q從“0”變?yōu)椤?”，Q’則從“1”變?yōu)椤?”，向更高位發(fā)出借位信號，使高位發(fā)生翻轉(zhuǎn)。②異步二進制減法計數(shù)器2、異步十進制加法計數(shù)器器件實例：二－五－十進制異步計數(shù)器74LS290三、任意進制計數(shù)器的構成方法用N進制計數(shù)芯片，組成任意M進制計數(shù)器有以下兩種方法：N進制M進制1.N>M原理：計數(shù)循環(huán)過程中設法跳過N－M個狀態(tài)。具體方法：置零法置數(shù)法例：將十進制的74160接成六進制計數(shù)器異步置零法工作狀態(tài)X0XXX清0（異步）10XX預置數(shù)（同步）X1101保持（包括C）X11X0保持（C=0）11118421BCD加計數(shù)例：將十進制的74160接成六進制計數(shù)器異步置零法置數(shù)法

(a)置入0000

(b)置入1001同步十進制加法計數(shù)器2.N<M①M=N1×N2先用前面的方法分別接成N1和N2兩個計數(shù)器。N1和N2間的連接有兩種方式：a.并行進位方式：用