第9章集成電路模塊級設(shè)計

集成電路設(shè)計技術(shù)與工具第九章集成電路模塊級設(shè)計內(nèi)容提要9.1引言9.2數(shù)字邏輯電路模塊級設(shè)計9.3模擬電路模塊級設(shè)計9.4IP設(shè)計簡介9.5本章小結(jié)9.1引言人工或半自動設(shè)計方法：設(shè)計效率低、設(shè)計周期長。隨著集成電路規(guī)模的不斷擴大，基于晶體管級的電路仿真變得越來越困難，尤其是對于模擬集成電路而言，不僅電路的仿真過程變長而且仿真的收斂性也變差。為了提高設(shè)計效率、縮短設(shè)計周期：集成電路模塊級設(shè)計。集成電路模塊級設(shè)計空間含義：首先將復(fù)雜的電路劃分為若干模塊，各個設(shè)計小組按照統(tǒng)一的標(biāo)準(zhǔn)并行設(shè)計各自的模塊，然后分別完成各個模塊的晶體管級電路仿真和版圖驗證，最后在此基礎(chǔ)上完成整個系統(tǒng)的集成。其優(yōu)點是：由多個設(shè)計小組協(xié)同完成一個復(fù)雜的設(shè)計，發(fā)揮了群體的作用，為實現(xiàn)更為優(yōu)化的電路設(shè)計提供了條件。9.1引言集成電路模塊級設(shè)計方法還有時間含義。把一些基本的、常用的電路模塊預(yù)先按一定的規(guī)則設(shè)計出來并經(jīng)過工藝驗證，供本人、本設(shè)計團隊或其他設(shè)計團隊在需要時調(diào)用。其優(yōu)點是：知識重用、成果共享、節(jié)省人力、節(jié)省時間和減少風(fēng)險?？v上所述，集成電路的模塊應(yīng)該具有這樣的特征：功能相對獨立、能夠完成一種基本功能、具有可重用性。集成電路的模塊：數(shù)字電路（成熟）和模擬電路（不成熟）?！白缘紫蛏稀痹O(shè)計路線，模塊設(shè)計過程：根據(jù)晶體管仿真結(jié)果提取電路宏模型。9.2數(shù)字邏輯電路模塊級設(shè)計一、模塊級宏模型設(shè)計好的晶體管級數(shù)字電路可以首先被簡單抽象為：對所有的輸入執(zhí)行邏輯運算來產(chǎn)生一個或多個輸出。例如：二輸入與非門反相器二輸入或非門傳輸門晶體管級的數(shù)字邏輯電路輸入輸出電平的變化可以被抽象為高一級別的布爾代數(shù)描述，表現(xiàn)為功能相對獨立并且具有一定功能的模塊。這些模塊不再涉及具體的晶體管連接，也不再關(guān)心電路結(jié)構(gòu)，只是對電路邏輯行為的抽象，這就是數(shù)字邏輯電路的模塊級宏模型。用邏輯函數(shù)來描述的宏模型屬于行為級宏模型。模塊劃分的基本原則是：各功能模塊之間的連線盡可能少、接口清晰、規(guī)模合理、便于獨立加以性能描述和應(yīng)用。

二、宏模型的電氣特性模塊的一階特性描述只考慮模塊最基本的功能，不反映模塊的電氣特性和其他物理特性，例如，對非門電路來說，并沒有考慮其上升時間、下降時間、延遲時間、電源電壓、邏輯電平、功耗和面積等性能。模塊的二階特性描述包含電氣特性的模型。在完成邏輯功能抽象的同時，還給出電路的驅(qū)動能力、漏電流功耗、面積、一定負(fù)載時的上升/下降時間等信息。需要采用VHDL或Verilog兩種數(shù)字電路硬件描述語言來描述這些電特性。三、版圖布局與布線大規(guī)模的數(shù)字集成電路一般可以采用基于標(biāo)準(zhǔn)單元庫的自動布局布線來完成版圖設(shè)計。中小規(guī)?；蛩俣群兔娣e需要特別優(yōu)化的數(shù)字電路，可以或必須采用手工的版圖設(shè)計方法完成模塊級版圖設(shè)計。采用層次化的版圖設(shè)計方法，調(diào)用各設(shè)計好的門電路版圖，然后進行布局和布線。注重版圖的規(guī)整性。三、版圖布局與布線

一個加法器的布局規(guī)劃9.3模擬電路模塊級設(shè)計從模擬電路的線性特征和非線性特征兩個方面來討論如何將設(shè)計好的晶體管級模擬電路抽象成高一級別的宏模型。一、線性電路宏模型

線性模擬電路，如小信號放大器、運算放大器等，可以通過構(gòu)造二端口或多端口等效網(wǎng)絡(luò)的方法實現(xiàn)從晶體管級到模塊級的抽象。這種端口等效網(wǎng)絡(luò)可以借助于SPICE程序中的四種受控源來加以描述。關(guān)心的不再是網(wǎng)絡(luò)內(nèi)部晶體管級的電路拓?fù)?、器件參?shù)等具體細(xì)節(jié)，而是采用諸如Y參數(shù)和Z參數(shù)等端口網(wǎng)絡(luò)參數(shù)從宏觀角度來描述電路的功能，所得到的宏模型屬于構(gòu)造法宏模型。一、線性電路宏模型與數(shù)字電路宏模型類似，模擬電路的宏模型描述也有一階模型和二階模型之分。

一階模型反映模塊重要功能的性能參數(shù)。

二階模型在某些情況下可以忽略的性能參數(shù)。根據(jù)一階模型，無法得到其共模抑制比、帶寬、建立時間等重要特性。因此包括CMRR、電源抑制比（PSRR）、高階零極點傳遞函數(shù)、壓擺率、噪聲源、輸出電壓范圍、功耗等參數(shù)的模型可認(rèn)為是運算放大器的二階模型。運算放大器一階模型示例二、非線性電路宏模型

非線性模擬電路包括非線性功率放大器PA、壓控振蕩器VCO和混頻器等。以VCO為例，當(dāng)完成晶體管級的設(shè)計后，無論是環(huán)形VCO還是LCVCO，理想情況下，VCO輸出的信號頻率是控制電壓Vcont的線性函數(shù)：FR為VCO的“自由振蕩”頻率，單位為rad；KVCO為VCO的“增益”，單位為rad/(sV)

在鎖相環(huán)路中，壓控振蕩器輸出對環(huán)路起作用的不是瞬時角頻率而是它的瞬時相位，而相位是頻率對時間的積分。壓控振蕩器在鎖相環(huán)路中起了一次積分作用，被稱為鎖相環(huán)路中的固有積分環(huán)節(jié)。當(dāng)不考慮VCO的相位噪聲等二階特性時，其一階模型為：這個例子說明，非線性模擬電路雖然不能夠像線性模擬電路那樣，通過線性元件構(gòu)造等效電路的方法實現(xiàn)從晶體管級到模塊級的抽象，但可以使用數(shù)學(xué)函數(shù)對其行為進行抽象，所獲得的宏模型屬于行為級宏模型。三、版圖布局與布線好的模擬集成電路版圖可以將串?dāng)_、失配、噪聲等效應(yīng)減至最小。晶體管級的版圖設(shè)計主要側(cè)重于器件的版圖設(shè)計和布局布線，模塊級的版圖設(shè)計主要側(cè)重于各模塊的布局以及模塊間的連線。數(shù)?；旌螴C版圖布局示例了解各模塊特點：大信號vs.小信號高壓大功率vs.低壓小功率大電流路徑vs.小電流路徑合理的布局分割：敏感的模塊加保護環(huán)，PN結(jié)隔離等當(dāng)模擬電路和數(shù)字電路設(shè)計在同一襯底上時，還需要考慮電源線和地線的布線。通常，數(shù)字和模擬電路采用各自獨立的電源和地線管腳可以達到最好的抗干擾效果，減小耦合噪聲。

數(shù)?；旌螴C的電源和地布線9.4IP設(shè)計簡介

IP（IntellectualProperty）的含義是“知識產(chǎn)權(quán)”，是目前集成電路設(shè)計中的一種新概念。通常講的IP核（IPCore）是指已經(jīng)設(shè)計優(yōu)化好、經(jīng)過驗證、功能復(fù)雜、可以嵌入到其他電路中重復(fù)使用的集成電路模塊。減輕了設(shè)計工程師的負(fù)擔(dān)，避免了重復(fù)勞動，提高了設(shè)計效率，縮短了產(chǎn)品進入市場的周期。一、IP的發(fā)展最初，各工藝加工廠為擴大業(yè)務(wù)，便以精心設(shè)計并經(jīng)過工藝驗證的標(biāo)準(zhǔn)單元吸引IC設(shè)計師，向他們免費提供數(shù)據(jù)資料。如今的IP已經(jīng)成為IC設(shè)計的一項獨立技術(shù)，成為實現(xiàn)SOC設(shè)計的技術(shù)支撐，成為ASIC設(shè)計方法學(xué)中的學(xué)科分支。二、IP設(shè)計的層次IP內(nèi)核模塊：行為（Behavior）、結(jié)構(gòu)（Structure）和物理（Physical）。對應(yīng)有主要描述功能行為的“IP軟核（SoftIPCore）”、完成結(jié)構(gòu)描述的“IP固核（FirmIPCore）”和基于物理描述并經(jīng)過工藝驗證的“IP硬核（HardIPCore）”三個層次。相當(dāng)于集成電路（器件或部件）的毛坯、半成品和成品的設(shè)計技術(shù)。

IP軟核通常是以某種硬件描述語言（HDL）文本提交給用戶。已經(jīng)過RTL設(shè)計優(yōu)化和功能驗證，但不包含任何具體的物理信息。根據(jù)HDL文本，用戶可以綜合出正確的門電路級網(wǎng)表，并可以進行后續(xù)的結(jié)構(gòu)設(shè)計，具有較大的靈活性，可以很容易地借助EDA自動綜合工具與其他外部邏輯電路結(jié)合成一體，根據(jù)各種不同的半導(dǎo)體工藝，設(shè)計成具有不同性能的器件。又稱為虛擬組件（VirtualComponent,VC）

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IP硬核是基于某種半導(dǎo)體工藝的物理設(shè)計。已有固定的拓?fù)洳季趾途唧w工藝，并已經(jīng)過工藝驗證，具有可保證的性能。其提供給用戶的形式是電路物理結(jié)構(gòu)掩膜版圖和全套工藝文件，是可以直接使用的全套技術(shù)。與軟核相比，利用硬核進行集成電路設(shè)計受到的限制多，但是容易一次流片成功，其進行知識產(chǎn)權(quán)的保護也較簡單。

IP固核的設(shè)計介于軟核和硬核之間。除了完成軟核所有的設(shè)計外，還完成了門級電路綜合和時序仿真等設(shè)計環(huán)節(jié)。一般以門電路級網(wǎng)表形式提交給用戶使用。另外從功能上劃分有嵌入式IP核和通用IP核。嵌入式IP核指可編程IP模塊，主要是CPU與DSP。通用IP核模塊包括存儲器、存儲控制器、通用接口電路和通用功能模塊等。三、IP的標(biāo)準(zhǔn)目前，盡管對IP還沒有統(tǒng)一的定義，