第四章-存儲(chǔ)器

第４章存儲(chǔ)器4.1概述4.2主存儲(chǔ)器4.3高速緩沖存儲(chǔ)器4.4輔助存儲(chǔ)器14.1概述一、存儲(chǔ)器分類1.按存儲(chǔ)介質(zhì)分類(1)半導(dǎo)體存儲(chǔ)器(2)磁表面存儲(chǔ)器(3)磁芯存儲(chǔ)器(4)光盤存儲(chǔ)器易失TTL、MOS磁頭、載磁體硬磁材料、環(huán)狀元件激光、磁光材料非易失2(1)存取時(shí)間與物理地址無關(guān)（隨機(jī)訪問）順序存取存儲(chǔ)器磁帶4.12.按存取方式分類(2)存取時(shí)間與物理地址有關(guān)（串行訪問）隨機(jī)存儲(chǔ)器只讀存儲(chǔ)器直接存取存儲(chǔ)器磁盤在程序的執(zhí)行過程中可讀可寫在程序的執(zhí)行過程中只讀3磁盤、磁帶、光盤高速緩沖存儲(chǔ)器（Cache）FlashMemory存儲(chǔ)器主存儲(chǔ)器輔助存儲(chǔ)器MROMPROMEPROMEEPROMRAMROM靜態(tài)RAM動(dòng)態(tài)RAM3.按在計(jì)算機(jī)中的作用分類4.1易失非易失非易失非易失4高低小大快慢輔存寄存器緩存主存磁盤光盤磁帶光盤磁帶速度容量價(jià)格位／1.存儲(chǔ)器三個(gè)主要特性的關(guān)系二、存儲(chǔ)器的層次結(jié)構(gòu)CPUCPU主機(jī)4.15緩存CPU主存輔存2.緩存主存層次和主存輔存層次緩存主存輔存主存虛擬存儲(chǔ)器10ns20ns200nsms虛地址邏輯地址實(shí)地址物理地址主存儲(chǔ)器4.1（速度）（容量）64.2主存儲(chǔ)器一、概述1.主存的基本組成存儲(chǔ)體驅(qū)動(dòng)器譯碼器MAR控制電路讀寫電路MDR地址總線數(shù)據(jù)總線讀寫……………72.主存和CPU的聯(lián)系MDRMARCPU主存讀數(shù)據(jù)總線地址總線寫4.28

高位字節(jié)地址為字地址

低位字節(jié)地址為字地址設(shè)地址線24根按字節(jié)尋址按字尋址若字長為16位按字尋址若字長為32位字地址字節(jié)地址11109876543210840字節(jié)地址字地址4523014203.主存中存儲(chǔ)單元地址的分配4.2224=16M8M4M9(2)存儲(chǔ)速度4.主存的技術(shù)指標(biāo)(1)存儲(chǔ)容量(3)存儲(chǔ)器的帶寬主存存放二進(jìn)制代碼的總位數(shù)

讀出時(shí)間寫入時(shí)間存儲(chǔ)器的訪問時(shí)間

存取時(shí)間存取周期讀周期寫周期

連續(xù)兩次獨(dú)立的存儲(chǔ)器操作（讀或?qū)懀┧璧淖钚￠g隔時(shí)間

位/秒4.2

存取周期大于存取時(shí)間10芯片容量二、半導(dǎo)體存儲(chǔ)芯片簡介1.半導(dǎo)體存儲(chǔ)芯片的基本結(jié)構(gòu)譯碼驅(qū)動(dòng)存儲(chǔ)矩陣讀寫電路1K×4位16K×1位8K×8位片選線讀/寫控制線地址線…數(shù)據(jù)線…地址線（單向）數(shù)據(jù)線（雙向）1041411384.211二、半導(dǎo)體存儲(chǔ)芯片簡介1.半導(dǎo)體存儲(chǔ)芯片的基本結(jié)構(gòu)譯碼驅(qū)動(dòng)存儲(chǔ)矩陣讀寫電路片選線讀/寫控制線地址線…數(shù)據(jù)線…片選線讀/寫控制線（低電平寫高電平讀）（允許讀）4.2CSCEWE（允許寫）WEOE12存儲(chǔ)芯片片選線的作用用16K×1位的存儲(chǔ)芯片組成64K×8位的存儲(chǔ)器

32片當(dāng)?shù)刂窞?5535時(shí)，此8片的片選有效8片16K×1位8片16K×1位8片16K×1位8片16K×1位4.2130,015,015,70,7

讀/寫控制電路

地址譯碼器

字線015……16×8矩陣………07D07D位線讀/寫選通A3A2A1A0……2.半導(dǎo)體存儲(chǔ)芯片的譯碼驅(qū)動(dòng)方式(1)線選法4.200000,00,7…0…07…D07D讀/寫選通

讀/寫控制電路

用一根字線直接選中一個(gè)存儲(chǔ)單元的各位，結(jié)構(gòu)簡單，適用于容量不大的存儲(chǔ)芯片。14A3A2A1A0A40,310,031,031,31

Y地址譯碼器

X地址譯碼器

32×32矩陣……A9I/OA8A7A56AY0Y31X0X31D讀/寫……(2)重合法4.200000000000,031,00,31……I/OD0,0讀用矩陣的形式，選中行、列，交叉點(diǎn)即為所要訪問的存儲(chǔ)單元。15三、隨機(jī)存取存儲(chǔ)器(RAM)1.靜態(tài)RAM(SRAM)(1)靜態(tài)RAM基本電路A′觸發(fā)器非端1T4T~觸發(fā)器5TT6、行開關(guān)7TT8、列開關(guān)7TT8、一列共用A

觸發(fā)器原端T1~T4T5T6T7T8A′A寫放大器寫放大器DIN寫選擇讀選擇DOUT讀放位線A位線A′列地址選擇行地址選擇4.2T1~T4基本R-S觸發(fā)器，用于記憶1位二進(jìn)制代碼?？刂拼鎯?chǔ)單元是否被選中。16A′T1

~T4T5T6T7T8A寫放大器寫放大器DIN寫選擇讀選擇讀放位線A位線A′列地址選擇行地址選擇DOUT

①靜態(tài)RAM基本電路的讀

操作行選

T5、T6開4.2T7、T8開列選讀放DOUTVAT6T8DOUT讀選擇有效17T1~T4T5T6T7T8A′ADIN位線A位線A′列地址選擇行地址選擇寫放寫放讀放DOUT寫選擇讀選擇

②靜態(tài)RAM基本電路的寫

操作行選T5、T6開兩個(gè)寫放DIN4.2列選T7、T8開（左）

反相T5A′（右）

T8T6ADINDINT7寫選擇有效T1~T418(2)靜態(tài)RAM芯片舉例①Intel2114外特性存儲(chǔ)容量1K×4

位4.2I/O1I/O2I/O3I/O4A0A8A9WECSVCCGNDIntel2114…19

②Intel2114RAM矩陣(64×64)讀A3A4A5A6A7A8A0A1A2A915…031…1647…3263…48150311647326348讀寫電路讀寫電路讀寫電路讀寫電路……………………0163015……行地址譯碼列地址譯碼I/O1I/O2I/O3I/O4WECS第一組第二組第三組第四組4.22015…031…1647…3263…48150311647326348讀寫電路讀寫電路讀寫電路讀寫電路……………………0163015……行地址譯碼列地址譯碼I/O1I/O2I/O3I/O4WECS第一組第二組第三組第四組00000000004.2

②Intel2114RAM矩陣(64×64)讀21第一組第二組第三組第四組15…031…1647…3263…48150311647326348讀寫電路讀寫電路讀寫電路讀寫電路……………………0163015……行地址譯碼列地址譯碼I/O1I/O2I/O3I/O4WECS00000000004.2

②Intel2114RAM矩陣(64×64)讀150311647326348…………22第一組第二組第三組第四組4.2

②Intel2114RAM矩陣(64×64)讀15…031…1647…3263…48150311647326348讀寫電路讀寫電路讀寫電路讀寫電路……………………0163015……行地址譯碼列地址譯碼I/O1I/O2I/O3I/O4WECS0000000000150311647326348…………0…164832………2315…031…1647…3263…48150311647326348讀寫電路讀寫電路讀寫電路讀寫電路……………………0163015……行地址譯碼列地址譯碼I/O1I/O2I/O3I/O4WECS0000000000150311647326348…………0…164832………第一組第二組第三組第四組4.2

②Intel2114RAM矩陣(64×64)讀0163248CSWE2415…031…1647…3263…48150311647326348讀寫電路讀寫電路讀寫電路讀寫電路……………………0163015……行地址譯碼列地址譯碼I/O1I/O2I/O3I/O4WECS0…164832………第一組第二組第三組第四組4.2

②Intel2114RAM矩陣(64×64)讀150311647326348…………01632480000000000…………2515…031…1647…3263…48150311647326348讀寫電路讀寫電路讀寫電路讀寫電路……………………0163015……行地址譯碼列地址譯碼I/O1I/O2I/O3I/O4WECS0000000000…………第一組第二組第三組第四組4.2

②Intel2114RAM矩陣(64×64)讀150311647326348…………01632480…164832………2615…031…1647…3263…48150311647326348讀寫電路讀寫電路讀寫電路讀寫電路……………………0163015……行地址譯碼列地址譯碼I/O1I/O2I/O3I/O4WECS0000000000…………第一組第二組第三組第四組4.2

②Intel2114RAM矩陣(64×64)讀150311647326348…………0163248讀寫電路讀寫電路讀寫電路讀寫電路0…164832………2715…031…1647…3263…48150311647326348讀寫電路讀寫電路讀寫電路讀寫電路……………………0163015……行地址譯碼列地址譯碼I/O1I/O2I/O3I/O4WECS0000000000…………第一組第二組第三組第四組4.2

②Intel2114RAM矩陣(64×64)讀150311647326348…………0163248讀寫電路讀寫電路讀寫電路讀寫電路0…164832………I/O1I/O2I/O3I/O428A3A4A5A6A7A8A0A1A2A915…031…1647…3263…48150311647326348讀寫電路讀寫電路讀寫電路讀寫電路……………………0163015……行地址譯碼列地址譯碼I/O1I/O2I/O3I/O4WECS第一組第二組第三組第四組4.2

③Intel2114

RAM矩陣(64×64)寫2915…031…1647…3263…48150311647326348讀寫電路讀寫電路讀寫電路讀寫電路……………………0163015……行地址譯碼列地址譯碼I/O1I/O2I/O3I/O4WECS第一組第二組第三組第四組00000000004.2

③Intel2114

RAM矩陣(64×64)寫30第一組第二組第三組第四組15…031…1647…3263…48150311647326348讀寫電路讀寫電路讀寫電路讀寫電路……………………0163015……行地址譯碼列地址譯碼I/O1I/O2I/O3I/O4WECS00000000004.2

③Intel2114

RAM矩陣(64×64)寫150311647326348…………31第一組第二組第三組第四組4.2

③Intel2114

RAM矩陣(64×64)寫15…031…1647…3263…48150311647326348讀寫電路讀寫電路讀寫電路讀寫電路……………………0163015……行地址譯碼列地址譯碼I/O1I/O2I/O3I/O4WECS0000000000150311647326348…………WECS0…164832………32第一組第二組第三組第四組4.2

③Intel2114

RAM矩陣(64×64)寫I/O1I/O2I/O3I/O4WECS15…031…1647…3263…48150311647326348讀寫電路讀寫電路讀寫電路讀寫電路……………………0163015……行地址譯碼列地址譯碼0000000000150311647326348…………I/O1I/O2I/O3I/O40…164832………33第一組第二組第三組第四組4.2

③Intel2114

RAM矩陣(64×64)寫I/O1I/O2I/O3I/O4WECS15…031…1647…3263…48150311647326348讀寫電路讀寫電路讀寫電路讀寫電路……………………0163015……行地址譯碼列地址譯碼0000000000150311647326348…………I/O1I/O2I/O3I/O4讀寫電路讀寫電路讀寫電路讀寫電路0…164832………34第一組第二組第三組第四組4.2

③Intel2114

RAM矩陣(64×64)寫I/O1I/O2I/O3I/O4WECS15…031…1647…3263…48150311647326348讀寫電路讀寫電路讀寫電路讀寫電路……………………0163015……行地址譯碼列地址譯碼0000000000150311647326348…………I/O1I/O2I/O3I/O4讀寫電路讀寫電路讀寫電路讀寫電路0…164832………35第一組第二組第三組第四組4.2

③Intel2114

RAM矩陣(64×64)寫I/O1I/O2I/O3I/O415…031…1647…3263…48150311647326348讀寫電路讀寫電路讀寫電路讀寫電路……………………0163015……行地址譯碼列地址譯碼WECS0000000000150311647326348…………讀寫電路讀寫電路讀寫電路讀寫電路I/O1I/O2I/O3I/O40…164832………36第一組第二組第三組第四組4.2

③Intel2114

RAM矩陣(64×64)寫I/O1I/O2I/O3I/O415…031…1647…3263…48150311647326348讀寫電路讀寫電路讀寫電路讀寫電路……………………0163015……行地址譯碼列地址譯碼WECS0000000000150311647326348…………I/O1I/O2I/O3I/O4讀寫電路讀寫電路讀寫電路讀寫電路01632480…164832………37ACSDOUT地址有效地址失效片選失效數(shù)據(jù)有效數(shù)據(jù)穩(wěn)定高阻(3)靜態(tài)RAM讀時(shí)序tAtCOtOHAtOTDtRC片選有效4.2讀周期

tRC

地址有效下一次地址有效讀時(shí)間

tA

地址有效數(shù)據(jù)穩(wěn)定tCO

片選有效數(shù)據(jù)穩(wěn)定tOTD

片選失效輸出高阻tOHA

地址失效后的數(shù)據(jù)維持時(shí)間38ACSWEDOUTDIN(4)靜態(tài)RAM(2114)寫

時(shí)序tWCtWtAWtDWtDHtWR寫周期

tWC

地址有效下一次地址有效4.2寫時(shí)間

tW

寫命令WE

的有效時(shí)間tAW地址有效片選有效的滯后時(shí)間tWR片選失效下一次地址有效tDW數(shù)據(jù)穩(wěn)定

WE失效tDH

WE失效后的數(shù)據(jù)維持時(shí)間39DD預(yù)充電信號(hào)讀選擇線寫數(shù)據(jù)線寫選擇線讀數(shù)據(jù)線VCgT4T3T2T11(1)動(dòng)態(tài)RAM基本單元電路2.動(dòng)態(tài)RAM(DRAM)讀出與原存信息相反讀出時(shí)數(shù)據(jù)線有電流為“1”數(shù)據(jù)線CsT字線DDV010110寫入與輸入信息相同寫入時(shí)CS充電為“1”放電為“0”4.2T3T2T1T無電流有電流40單元電路讀寫控制電路列地址譯碼器………讀選擇線寫選擇線D行地址譯碼器001131311A9A8A7A6A531A4A3A2A1A0刷新放大器寫數(shù)據(jù)線讀數(shù)據(jù)線……………0…(2)動(dòng)態(tài)RAM芯片舉例①三管動(dòng)態(tài)RAM芯片(Intel1103)讀00000000000D…004.2單元電路讀寫控制電路…41A9A8A7A6A5讀寫控制電路列地址譯碼器………讀選擇線寫選擇線D單元電路行地址譯碼器00113131131A4A3A2A1A0刷新放大器寫數(shù)據(jù)線讀數(shù)據(jù)線……………0…②三管動(dòng)態(tài)RAM芯片(Intel1103)寫4.242111114.2②三管動(dòng)態(tài)RAM芯片(Intel1103)寫A9A8A7A6A5讀寫控制電路列地址譯碼器………讀選擇線寫選擇線D單元電路行地址譯碼器00113131131A4A3A2A1A0刷新放大器寫數(shù)據(jù)線讀數(shù)據(jù)線……………0…43A9A8A7A6A5讀寫控制電路列地址譯碼器………讀選擇線寫選擇線D單元電路行地址譯碼器00113131131A4A3A2A1A0刷新放大器寫數(shù)據(jù)線讀數(shù)據(jù)線……………0…11111…4.2②三管動(dòng)態(tài)RAM芯片(Intel1103)寫44A9A8A7A6A5讀寫控制電路列地址譯碼器………讀選擇線寫選擇線D單元電路行地址譯碼器00113131131A4A3A2A1A0刷新放大器寫數(shù)據(jù)線讀數(shù)據(jù)線……………0……01000111114.2②三管動(dòng)態(tài)RAM芯片(Intel1103)寫45A9A8A7A6A5讀寫控制電路列地址譯碼器………讀選擇線寫選擇線D單元電路行地址譯碼器00113131131A4A3A2A1A0刷新放大器寫數(shù)據(jù)線讀數(shù)據(jù)線……………0……11111101000114.2②三管動(dòng)態(tài)RAM芯片(Intel1103)寫…46A9A8A7A6A5讀寫控制電路列地址譯碼器………讀選擇線寫選擇線D單元電路行地址譯碼器00113131131A4A3A2A1A0刷新放大器寫數(shù)據(jù)線讀數(shù)據(jù)線……………0……D111110100014.2②三管動(dòng)態(tài)RAM芯片(Intel1103)寫…47A9A8A7A6A5讀寫控制電路列地址譯碼器………讀選擇線寫選擇線D單元電路行地址譯碼器00113131131A4A3A2A1A0刷新放大器寫數(shù)據(jù)線讀數(shù)據(jù)線……………0……D111110100014.2②三管動(dòng)態(tài)RAM芯片(Intel1103)寫讀寫控制電路…48A9A8A7A6A5讀寫控制電路列地址譯碼器………讀選擇線寫選擇線D單元電路行地址譯碼器00113131131A4A3A2A1A0刷新放大器寫數(shù)據(jù)線讀數(shù)據(jù)線……………0……D111110100014.2②三管動(dòng)態(tài)RAM芯片(Intel1103)寫讀寫控制電路…49A9A8A7A6A5讀寫控制電路列地址譯碼器………讀選擇線寫選擇線D單元電路行地址譯碼器00113131131A4A3A2A1A0刷新放大器寫數(shù)據(jù)線讀數(shù)據(jù)線……………0……D111110100014.2②三管動(dòng)態(tài)RAM芯片(Intel1103)寫讀寫控制電路…50時(shí)序與控制行時(shí)鐘列時(shí)鐘寫時(shí)鐘

WERASCAS

A'6A'0存儲(chǔ)單元陣列基準(zhǔn)單元行譯碼列譯碼器再生放大器列譯碼器讀出放大基準(zhǔn)單元存儲(chǔ)單元陣列行譯碼

I/O緩存器數(shù)據(jù)輸出驅(qū)動(dòng)數(shù)據(jù)輸入寄存器

DINDOUT~行地址緩存器列地址緩存器③單管動(dòng)態(tài)RAM4116(16K×

1位)外特性4.2DINDOUTA'6A'0~51

讀放大器

讀放大器

讀放大器………………………06364127128根行線Cs01271128列選擇讀/寫線數(shù)據(jù)輸入器I/O緩沖輸出驅(qū)動(dòng)DOUTDINCs④4116(16K×1位)芯片讀

原理

讀放大器

讀放大器

讀放大器……4.263000I/O緩沖器輸出驅(qū)動(dòng)器OUTD列地址選擇管行選擇線左邊反相右邊同相52

讀放大器

讀放大器

讀放大器………………………06364127128根行線Cs01271128列選擇讀/寫線數(shù)據(jù)輸入I/O緩沖輸出驅(qū)動(dòng)DOUTDINCs…⑤4116(16K×1位)芯片寫

原理數(shù)據(jù)輸入器I/O緩沖I/O緩沖DIN讀出放大器

讀放大器4.263053(3)動(dòng)態(tài)RAM時(shí)序

行、列地址分開傳送寫時(shí)序行地址RAS有效寫允許WE有效(高)數(shù)據(jù)

DOUT

有效數(shù)據(jù)

DIN

有效讀時(shí)序4.2行地址RAS有效寫允許WE有效(低)列地址CAS有效列地址CAS有效54(4)動(dòng)態(tài)RAM刷新

刷新與行地址有關(guān)①集中刷新（存取周期為0.5s

）“死時(shí)間率”為128/4000×100%=3.2%“死區(qū)”為0.5s

×128=64s

周期序號(hào)地址序號(hào)tc0123871387201tctctctc3999VW01127讀/寫或維持刷新讀/寫或維持3872個(gè)周期（1936s）

128個(gè)周期（64s）

刷新時(shí)間間隔（2ms）刷新序號(hào)??????tcXtcY??????4.2以128×128矩陣為例55tC=tM

+tR讀寫刷新無“死區(qū)”②

分散刷新（存取周期為1

s

）(存取周期為0.5s

+0.5s

)4.2以128

×128矩陣為例W/RREF0W/RtRtMtCREF126REF127REFW/RW/RW/RW/R刷新間隔128個(gè)存取周期…56③分散刷新與集中刷新相結(jié)合（異步刷新）對(duì)于128×128的存儲(chǔ)芯片（存取周期為0.5s

）將刷新安排在指令譯碼階段，不會(huì)出現(xiàn)“死區(qū)”“死區(qū)”為0.5s

若每隔15.6s

刷新一行每行每隔2ms

刷新一次4.2573.動(dòng)態(tài)RAM和靜態(tài)RAM的比較DRAMSRAM存儲(chǔ)原理集成度芯片引腳功耗價(jià)格速度刷新電容觸發(fā)器高低少多小大低高慢快有無主存緩存4.258四、只讀存儲(chǔ)器（ROM）1.掩模ROM(MROM)行列選擇線交叉處有MOS管為“1”行列選擇線交叉處無MOS管為“0”2.PROM(一次性編程)VCC行線列線熔絲熔絲斷為“0”為“1”熔絲未斷4.2593.EPROM(多次性編程)(1)N型溝道浮動(dòng)?xùn)臡OS電路——基本存儲(chǔ)單元4.2·初始態(tài)：每個(gè)單元的浮動(dòng)?xùn)艠O上都沒有電荷，源極與漏極之間不導(dǎo)電，此時(shí)表示該存儲(chǔ)單元保存的信息為“1”。

·寫入信息“0”：在漏極和源極（即S）之間加上十25v的電壓，同時(shí)加上編程脈沖信號(hào)(50ns)，漏極與源極間被瞬時(shí)擊穿，電子注入到浮動(dòng)?xùn)?。在高壓電源去除之后，浮?dòng)?xùn)艦樨?fù)，就形成了導(dǎo)電溝道，從而使相應(yīng)單元導(dǎo)通，即將0寫入該單元?！で宄畔ⅲ河靡欢úㄩL的紫外光照射浮動(dòng)?xùn)牛关?fù)電荷獲取足夠的能量，擺脫SiO2的包圍，以光電流的形式釋放掉，即原來存儲(chǔ)的信息也就不存在了。60G柵極S源D漏紫外線全部擦洗D端加正電壓形成浮動(dòng)?xùn)臩與D不導(dǎo)通為“0”D端不加正電壓不形成浮動(dòng)?xùn)臩與D導(dǎo)通為“1”SGDN+N+P基片GDS浮動(dòng)?xùn)?/p>

SiO2+++++___

4.261…控制邏輯Y譯碼X譯碼數(shù)據(jù)緩沖區(qū)Y控制128×128存儲(chǔ)矩陣……PD/ProgrCSA10A7…A6A0……DO0…DO7112…A7A1A0VSSDO2DO0DO1…27162413…VCCA8A9VPPCSA10PD/ProgrDO3DO7…(2)2716EPROM的邏輯圖和引腳4.2PD/ProgrPD/Progr功率下降/編程輸入端

讀出時(shí)為低電平624.EEPROM(多次性編程)電可擦寫局部擦寫全部擦寫5.FlashMemory(閃速型存儲(chǔ)器)4.2FLASH存儲(chǔ)器也翻譯成閃速存儲(chǔ)器，它是高密度非失易失性的讀/寫存儲(chǔ)器。高密度意味著它具有巨大比特?cái)?shù)目的存儲(chǔ)容量。非易失性意味著存放的數(shù)據(jù)在沒有電源的情況下可以長期保存?？傊扔蠷AM的優(yōu)點(diǎn)，又有ROM的優(yōu)點(diǎn)，稱得上是存儲(chǔ)技術(shù)劃時(shí)代的進(jìn)展。63用1K

×

4位存儲(chǔ)芯片組成1K

×

8位的存儲(chǔ)器？片五、存儲(chǔ)器與CPU的連接1.存儲(chǔ)器容量的擴(kuò)展(1)位擴(kuò)展（增加存儲(chǔ)字長）10根地址線8根數(shù)據(jù)線DD……D0479AA0???21142114CSWE4.22片64(2)字?jǐn)U展（增加存儲(chǔ)字的數(shù)量）用1K

×

8位存儲(chǔ)芯片組成2K

×

8位的存儲(chǔ)器11根地址線8根數(shù)據(jù)線4.2？片2片1K×8位1K×8位D7D0???????????????WEA1A0???A9CS0A10

1CS165(3)字、位擴(kuò)展用1K

×

4位存儲(chǔ)芯片組成4K

×

8位的存儲(chǔ)器8根數(shù)據(jù)線12根地址線WEA8A9A0...D7D0…A11A10CS0CS1CS2CS3片選譯碼……………………4.21K×41K×41K×41K×41K×41K×41K×41K×4？片8片66（4）存儲(chǔ)器模塊條存儲(chǔ)器通常以插槽用模塊條形式供應(yīng)市場。這種模塊條常稱為內(nèi)存條，它們是在一個(gè)條狀形的小印制電路板上，用一定數(shù)量的存儲(chǔ)器芯片，組成一個(gè)存儲(chǔ)容量固定的存儲(chǔ)模塊。如圖所示。內(nèi)存條有30腳、72腳、100腳、144腳、168腳等多種形式。30腳內(nèi)存條設(shè)計(jì)成8位數(shù)據(jù)線，存儲(chǔ)容量從256KB～32MB。72腳內(nèi)存條設(shè)計(jì)成32位數(shù)據(jù)總線100腳以上內(nèi)存條既用于32位數(shù)據(jù)總線又用于64位數(shù)據(jù)總線，存儲(chǔ)容量從4MB～512MB。67練習(xí)：1.某計(jì)算機(jī)字長為16位，他的存儲(chǔ)容量是1MB，按字編址，他的尋址范圍是（）2.某一RAM芯片，其容量為128K×16位，除電源和接地端外，該芯片引出線的最少數(shù)目是（）

3.若主存每個(gè)存儲(chǔ)單元為16位，則（）A.其地址線為16根B.其地址線數(shù)與16無關(guān)C.其地址線數(shù)與16有關(guān)684.下列敘述中（）是正確的A.主存可由RAM和ROM組成B.主存只能由RAM組成5.設(shè)機(jī)器字長為32位，存儲(chǔ)容量為16MB，若按雙字編址，其尋址范圍是（）A。8MBB.2MC.4M69

2.存儲(chǔ)器與CPU的連接

(1)地址線的連接(2)數(shù)據(jù)線的連接(3)讀/寫命令線的連接(4)片選線的連接(5)合理選擇存儲(chǔ)芯片(6)其他時(shí)序、負(fù)載4.2CPU低位和存儲(chǔ)芯片地址線相連，CPU高位產(chǎn)生片選信號(hào)等。擴(kuò)充存儲(chǔ)芯片位數(shù)，使其與CPU數(shù)據(jù)線數(shù)相等。直接與存儲(chǔ)器讀寫控制端相連?？捎蒀PU高位地址線產(chǎn)生；與訪存控制信號(hào)MREQ(低電平有效)有關(guān)ROM存放系統(tǒng)程序、標(biāo)準(zhǔn)子程序、各類常數(shù)。RAM（動(dòng)態(tài)）存放用戶程序。70例4.1

設(shè)CPU有16根地址線，8根數(shù)據(jù)線，并用MREQ作訪存控制信號(hào)（低電平有效），用WR作讀/寫控制信號(hào)（高電平為讀，低電平為寫）?，F(xiàn)有下列存儲(chǔ)芯片：1K×4位RAM；4K×8位RAM；8K×8位RAM；2K×8位ROM；4K×8位ROM；8K×8位ROM及74LS138譯碼器和各種門電路，如圖4.1所示。畫出CPU與存儲(chǔ)器的連接圖，要求①主存地址空間分配：6000H～67FFH為系統(tǒng)程序區(qū)；6800H～6BFFH為用戶程序區(qū)。②合理選用上述存儲(chǔ)芯片，說明各選幾片？③詳細(xì)畫出存儲(chǔ)芯片的片選邏輯圖。7172例4.1

解:

(1)寫出對(duì)應(yīng)的二進(jìn)制地址碼(2)確定芯片的數(shù)量及類型0110000000000000A15A14A13A11A10…A7…

A4A3…

A0…01100111111111110110100000000000…01101011111111112K×8位1K×8位RAM2片1K×4位ROM1片2K×8位4.273(3)分配地址線A10~A0接2K

×

8位ROM的地址線A9~A0接1K

×

4位RAM的地址線(4)確定片選信號(hào)CBA0110000000000000A15A13A11A10…A7…A4A3…

A0…01100111111111110110100000000000…01101011111111112K

×

8位1片ROM1K

×

4位2片RAM4.2742K

×8位ROM

1K

×4位

RAM1K

×4位

RAM………&PD/ProgrY5Y4G1CBAG2BG2A……MREQA14A15A13A12A11A10A9A0…D7D4D3D0WR…………例4.1

CPU與存儲(chǔ)器的連接圖4.2………75(1)寫出對(duì)應(yīng)的二進(jìn)制地址碼練習(xí)1

假設(shè)同前，要求最小4K為系統(tǒng)程序區(qū)，相鄰8K為用戶程序區(qū)。(2)確定芯片的數(shù)量及類型(3)分配地址線(4)確定片選信號(hào)1片4K

×

8位

ROM2片4K

×

8位

RAMA11~A0接ROM和RAM的地址線4.276練習(xí)2

設(shè)CPU有20根地址線，8根數(shù)據(jù)線。并用IO/M作訪存控制信號(hào)。RD為讀命令，WR為寫命令?，F(xiàn)有2764EPROM(8K×8位),外特性如下：用138譯碼器及其他門電路（門電路自定）畫出CPU和2764的連接圖。要求地址為F0000H~FFFFFH,

并寫出每片2764的地址范圍。4.2…D7D0CEOECE片選信號(hào)OE允許輸出PGM可編程端PGM…A0A1277例4.2CPU及其它芯片假設(shè)同上題，畫出CPU與存儲(chǔ)器的連接圖。要求的地址空間滿足下述條件：最小8K地址為系統(tǒng)程序區(qū)，與其相鄰的16K地址為用戶程序區(qū)，最大4K地址空間為系統(tǒng)程序工作區(qū)。詳細(xì)畫出存儲(chǔ)芯片的片選邏輯并指出存儲(chǔ)芯片的種類及片數(shù)。78第二步，根據(jù)地址范圍的容量及其在計(jì)算機(jī)系統(tǒng)中的作用，確定最小8K系統(tǒng)程序區(qū)選1片8K×8位ROM；與其相鄰的16K用戶程序區(qū)選2片8K×8位RAM；最大4K系統(tǒng)程序工作區(qū)選1片4K×8位RAM。第三步，分配CPU地址線。將CPU的低13位地址線A12～A0與1片8K×8位ROM和兩片8K×8位RAM的地址線相連；將CPU的低12位地址線A11～A0與1片4K×8位RAM的地址線相連。第四步，形成片選信號(hào)。7980例4.3設(shè)CPU有20根地址線和16根數(shù)據(jù)線，并用IO/M作訪存控制信號(hào)，RD為讀命令，WR為寫命令。CPU可通過BHE和A0來控制按字節(jié)或字兩種形式訪存（如表4.1所示）。要求采用圖4.4所示的芯片，門電路自定。試回答：（1）CPU按字節(jié)訪問和按字訪問的地址范圍各是多少？（2）CPU按字節(jié)訪問時(shí)需分奇偶體，且最大64KB為系統(tǒng)程序區(qū)，與其相鄰的64KB為用戶程序區(qū)。寫出每片存儲(chǔ)芯片所對(duì)應(yīng)的二進(jìn)制地址碼。（3）畫出對(duì)應(yīng)上述地址范圍的CPU與存儲(chǔ)芯片的連接圖。81解：（1）CPU按字節(jié)訪問的地址范圍為1M，CPU按字訪問的地址范圍是512K。82（2）由于CPU按字節(jié)訪存時(shí)需區(qū)分奇偶體，并且還可以按字訪問，因此如果選64K×8位的芯片，按字節(jié)訪問時(shí)體現(xiàn)不出奇偶分體；如果選32K×16位的芯片，雖然能按字訪問，但滿足不了以字節(jié)為最小單位。故一律選擇32K×8位的存儲(chǔ)芯片，其中系統(tǒng)程序區(qū)64KB選兩片32K×8位ROM，用戶程序區(qū)64KB選兩片32K×8位RAM。它們對(duì)應(yīng)的二進(jìn)制地址范圍是：8384六、存儲(chǔ)器的校驗(yàn)編碼的糾錯(cuò)、檢錯(cuò)能力與編碼的最小距離有關(guān)L——編碼的最小距離D——檢測錯(cuò)誤的位數(shù)C——糾正錯(cuò)誤的位數(shù)漢明碼是具有一位糾錯(cuò)能力的編碼4.2L1=D+C(D≥C)1.編碼的最小距離任意兩組合法代碼之間二進(jìn)制位數(shù)的最少差異L=3具有一位糾錯(cuò)能力85a)漢明碼的組成需增添？位檢測位b)檢測位的位置？c)檢測位的取值？2k

≥

n+k+1檢測位的取值與該位所在的檢測“小組”中承擔(dān)的奇偶校驗(yàn)任務(wù)有關(guān)組成漢明碼的三要素4.22.漢明碼的組成2i

(i=0，1，2，3，)…86各檢測位Ci

所承擔(dān)的檢測小組為gi

小組獨(dú)占第2i－1

位gi

和gj

小組共同占第2i－1+2j－1

位gi、gj

和gl

小組共同占第2i－1+2j－1+2l－1

位C1

檢測的g1小組包含第1，3，5，7，9，11，…C2

檢測的g2

小組包含第2，3，6，7，10，11，…C4

檢測的g3

小組包含第4，5，6，7，12，13，…C8

檢測的g4

小組包含第8，9，10，11，12，13，14，15，24，…4.287例4.4求0101按“偶校驗(yàn)”配置的漢明碼解：∵n=4根據(jù)2k

≥n+k+1得k=3漢明碼排序如下:二進(jìn)制序號(hào)名稱1234567C1C2C40∴0101的漢明碼為

010010101014.21088按配偶原則配置0011的漢明碼二進(jìn)制序號(hào)名稱1234567C1C2C41000011解：∵n=4根據(jù)2k

≥n+k+1取k=3C1=357=1C2=367=0C4=567=0∴0011的漢明碼為

1000011練習(xí)14.2893.漢明碼的糾錯(cuò)過程形成新的檢測位Pi

，如增添3位（k=3），新的檢測位為P4P2P1

。以k=3為例，Pi

的取值為P1=13

57P2=23

67P4=45

67對(duì)于按“偶校驗(yàn)”配置的漢明碼不出錯(cuò)時(shí)P1=0，P2=0，P4=0C1C2C4其位數(shù)與增添的檢測位有關(guān)，4.290P1=1357=0無錯(cuò)P2=2367=1有錯(cuò)P4=4567=1有錯(cuò)∴

P4P2P1=110第6位出錯(cuò)，可糾正為0100101，故要求傳送的信息為

0101。糾錯(cuò)過程如下例4.5解：

已知接收到的漢明碼為0100111（按配偶原則配置）試問要求傳送的信息是什么?4.2

91練習(xí)2P4=4567=1P2=2367=0P1=1357=0∴P4P2P1=100第4位錯(cuò)，可不糾寫出按偶校驗(yàn)配置的漢明碼0101101的糾錯(cuò)過程練習(xí)3按配奇原則配置0011的漢明碼配奇的漢明碼為01010114.292七、提高訪存速度的措施采用高速器件:SDRAM、RDRAM調(diào)整主存結(jié)構(gòu):單體多字系統(tǒng)、多體并行系統(tǒng)1.單體多字系統(tǒng)W位W位W位W位W位

地址寄存器

主存控制器......單字長寄存器數(shù)據(jù)寄存器存儲(chǔ)體采用層次結(jié)構(gòu)：Cache–主存增加存儲(chǔ)器的帶寬4.2932.多體并行系統(tǒng)(1)高位交叉M0……M1……M2M3…………4.2體內(nèi)地址體號(hào)體號(hào)地址000000000001001111010000010001011111100000100001101111110000110001111111順序編址（順序存儲(chǔ)）94各個(gè)體并行工作4.2M0地址01……n－1M1nn+1……2n－1M22n2n+13n－1M33n3n+14n－1…………地址譯碼體內(nèi)地址體號(hào)體號(hào)(1)高位交叉951.各模塊間順序存儲(chǔ)，一模塊滿才能存儲(chǔ)下一模塊。2.高位地址為體號(hào)，低位地址為體內(nèi)地址。地址是連續(xù)的，有利于存儲(chǔ)器的擴(kuò)充。3.并行工作：不同的請(qǐng)求源可同時(shí)訪問不同的體。4.2高位交叉的特點(diǎn)：

96M0……M1……M2M3…………

體號(hào)體內(nèi)地址地址000000000001000010000011000100000101000110000111111100111101111110111111(2)低位交叉（交叉存儲(chǔ)）各個(gè)體輪流編址97M0地址04……4n－4M115……4n－3M2264n－2M3374n－1…………地址譯碼

體號(hào)體內(nèi)地址

體號(hào)(2)低位交叉各個(gè)體輪流編址（模m編址）98低位交叉的特點(diǎn)在不改變存取周期的前提下，增加存儲(chǔ)器的帶寬,適用于成批數(shù)據(jù)的讀取。時(shí)間單體訪存周期單體訪存周期4.2啟動(dòng)存儲(chǔ)體0啟動(dòng)存儲(chǔ)體1啟動(dòng)存儲(chǔ)體2啟動(dòng)存儲(chǔ)體399

4.2設(shè)四體低位交叉存儲(chǔ)器，存取周期為T，總線傳輸周期為τ，為實(shí)現(xiàn)流水線方式存取，應(yīng)滿足T＝4τ。連續(xù)讀取4個(gè)字所需的時(shí)間為

T＋(4

－1)τ若為高位交叉編址，則連續(xù)讀取4個(gè)字所需的時(shí)間為4T100例：設(shè)有四個(gè)模塊組成的四體存儲(chǔ)器結(jié)構(gòu)，每個(gè)體的存儲(chǔ)字長為32位，存取周期為200ns。假設(shè)數(shù)據(jù)總線寬度為32位，總線傳輸周期為50ns，試求順序存儲(chǔ)和交叉存儲(chǔ)的存儲(chǔ)器帶寬。解：順序存儲(chǔ)（高位交叉編址）和交叉存儲(chǔ)（低位交叉編址）連續(xù)讀出4個(gè)字的信息量是32×4=128位。順序存儲(chǔ)存儲(chǔ)器連續(xù)讀出4個(gè)字的時(shí)間是200ns×4=800ns=8×10-7s交叉存儲(chǔ)存儲(chǔ)器連續(xù)讀出4個(gè)字的時(shí)間是200ns＋50ns×(4-1)=350ns=3.5×10-7s順序存儲(chǔ)器的帶寬是128/(8×10-7)=16×107bps交叉存儲(chǔ)器的帶寬是128/(3.5×10-7)=37×107bps101(3)存儲(chǔ)器控制部件（簡稱存控）合理安排各部件請(qǐng)求訪問的順序以及控制主存讀寫操作的功能。易發(fā)生代碼丟失的請(qǐng)求源，優(yōu)先級(jí)最高（如：外設(shè)）一旦響應(yīng)某請(qǐng)求源的請(qǐng)求，CM置1，啟動(dòng)節(jié)拍發(fā)生器。4.2控制線路排隊(duì)器節(jié)拍發(fā)生器QQCM來自各個(gè)請(qǐng)求源

…主脈沖存控標(biāo)記觸發(fā)器嚴(yán)重影響CPU工作的請(qǐng)求源，給予次高優(yōu)先級(jí)（如：寫數(shù)>讀數(shù)>讀指令）1024.23.高性能存儲(chǔ)芯片(1)SDRAM(同步DRAM)在系統(tǒng)時(shí)鐘的控制下進(jìn)行讀出和寫入。以處理器-存儲(chǔ)器總線的最高速度運(yùn)行，不需插入等待狀態(tài)。CPU無須等待：CPU給出的地址信號(hào)會(huì)被SDRAM鎖存，直到指定的時(shí)鐘周期數(shù)后再響應(yīng)。支持猝發(fā)訪問模式：CPU發(fā)出一個(gè)地址可以連續(xù)訪問一個(gè)數(shù)據(jù)塊。可包含多個(gè)存儲(chǔ)體，這些體可以輪流工作，提高訪問速度。f)DDR-SDRAM:雙數(shù)據(jù)速率，每周期兩次向CPU送出數(shù)據(jù)。1034.2(2)RDRAM由Rambus

開發(fā)，主要解決存儲(chǔ)器帶寬問題，通過高速總線獲得存儲(chǔ)器請(qǐng)求，總線最多可尋址320塊RDRAM芯片，傳輸率可達(dá)1.6GBps。b)采用異步的面向塊的傳輸協(xié)議傳送地址信息和數(shù)據(jù)信息。通過互連電路RamLink連接，數(shù)據(jù)交換以包為單位。(3)CDRAM(帶

Cache

的

DRAM)在DRAM的芯片內(nèi)集成了一個(gè)由SRAM

組成的Cache

，有利于猝發(fā)式讀取

.SRAM用于保存一行內(nèi)容。允許在寫操作完成同時(shí)啟動(dòng)同一行的讀操作。c)在SRAM讀出期間可同時(shí)對(duì)DRAM陣列進(jìn)行刷新。104（3）雙端口存儲(chǔ)器1）因同一個(gè)存儲(chǔ)器具有兩組相互獨(dú)立的讀寫控制電路而得名。兩個(gè)端口，一個(gè)面向CPU,一個(gè)面向外設(shè)和I/O處理機(jī)，兩端口可獨(dú)立使用，也可訪問同一單元，增大信息吞吐量。由于進(jìn)行并行的獨(dú)立操作，因而是一種高速工作的存儲(chǔ)器，在科研和工程中非常有用。2）在運(yùn)算器中，可作為通用寄存器組，能快速提供雙操作數(shù)。3）在多機(jī)系統(tǒng)中，作為CPU的共享存儲(chǔ)器，實(shí)現(xiàn)多CPU間的通信。105雙端口存儲(chǔ)器IDT7133的邏輯框圖106補(bǔ)充：相聯(lián)存儲(chǔ)器原理：按內(nèi)容存取的存儲(chǔ)器，可以選擇記錄（關(guān)鍵字）的一個(gè)字段作為地址組成：見下一頁圖主要用途：在虛擬存儲(chǔ)器中存放段表、頁表和快表，也可以作Cache的行地址1071084.3高速緩沖存儲(chǔ)器一、概述1.問題的提出a.避免CPU“空等”現(xiàn)象b.CPU和主存（DRAM）的速度差異緩存CPU主存容量小速度高容量大速度低根據(jù)：程序訪問的局部性原理：在一個(gè)較短的時(shí)間間隔內(nèi)，程序所訪問的存儲(chǔ)器地址在很大比例上集中在存儲(chǔ)器地址空間的很小范圍內(nèi)。1092.Cache的工作原理(1)主存和緩存的編址主存和緩存按塊存儲(chǔ)塊的大小相同B

為塊長~~~~……主存塊號(hào)主存儲(chǔ)器012m－1字塊0字塊1字塊M－1主存塊號(hào)塊內(nèi)地址m位b位n位M塊B個(gè)字緩存塊號(hào)塊內(nèi)地址c位b位C塊B個(gè)字~~~~……字塊0字塊1字塊C－1012c－1標(biāo)記Cache緩存塊號(hào)4.3110(2)命中與未命中緩存共有C

塊主存共有M

塊M>>C主存塊調(diào)入緩存主存塊與緩存塊建立了對(duì)應(yīng)關(guān)系用標(biāo)記記錄與某緩存塊建立了對(duì)應(yīng)關(guān)系的主存塊號(hào)命中未命中主存塊與緩存塊未建立對(duì)應(yīng)關(guān)系主存塊未調(diào)入緩存4.3111(3)Cache的命中率命中率：CPU欲訪問的信息在Cache中的比率b.命中率與Cache的容量與塊長有關(guān)c.

一般每塊可取4~8個(gè)字d.塊長也可取一個(gè)存取周期內(nèi)從主存調(diào)出的信息長度CRAY_116體交叉塊長取16個(gè)存儲(chǔ)字

IBM370/1684體交叉

塊長取4個(gè)存儲(chǔ)字4.3a.命中率用來衡量Cache的效率。命中率h=訪問Cache的總命中次數(shù)Nc/Nc+訪問主存的總次數(shù)112(4)Cache–主存系統(tǒng)的效率效率e

與命中率有關(guān)

設(shè)Cache命中率為h，訪問Cache

的時(shí)間為tc

，

訪問主存的時(shí)間為tm

4.3則

e=×100%tc

h

×

tc+(1－h(huán))×tm

訪問Cache的時(shí)間

平均訪問時(shí)間

e=×100%113例1.假設(shè)CPU執(zhí)行某段程序時(shí)，共訪問Cache命中2000次，訪問主存50次。已知Cache的存取周期為50ns，主存的存取周期為200ns。求Cache-主存系統(tǒng)的命中率、效率和平均訪問時(shí)間。（1）Cache的命中率為2000/(2000+50)=0.97（2）由題可知，訪問主存的時(shí)間是訪問Cache時(shí)間的4倍（200/50=4），設(shè)訪問Cache的時(shí)間為t，訪問主存的時(shí)間為4t，Cache－主存系統(tǒng)的訪問效率為e，則（3）平均訪問時(shí)間=50ns×0.97＋200ns×(1–0.97)=54.5ns1142.CRAY_1的主存是16體交叉，每個(gè)體為單字寬，則存放指令的Cache塊長為

個(gè)存儲(chǔ)字。3.IBM370的主存是4體交叉，每個(gè)體寬為64位，則存放指令的Cache塊長為

個(gè)字節(jié)。1153.Cache的基本結(jié)構(gòu)4.3Cache替換機(jī)構(gòu)Cache存儲(chǔ)體主存Cache地址映射變換機(jī)構(gòu)由CPU完成CPU與Cache之間的數(shù)據(jù)傳送是以字為單位，主存與Cache之間的數(shù)據(jù)傳送是以塊為單位116cache基本原理地址映射；替換策略；寫一致性；性能評(píng)價(jià)。1174.Cache的讀寫操作

訪問Cache取出信息送CPU

訪問主存取出信息送CPU將新的主存塊調(diào)入Cache中執(zhí)行替換算法騰出空位

結(jié)束命中？Cache滿？CPU發(fā)出訪問地址

開始是否是否讀4.3118Cache和主存的一致性4.Cache的讀寫操作寫4.3寫直達(dá)法（Write–

through）寫回法（Write–

back）寫操作時(shí)數(shù)據(jù)既寫入Cache又寫入主存

寫操作時(shí)只把數(shù)據(jù)寫入Cache而不寫入主存當(dāng)Cache數(shù)據(jù)被替換出去時(shí)才寫回主存

寫操作時(shí)間就是訪問主存的時(shí)間，讀操作時(shí)不涉及對(duì)主存的寫操作，更新策略比較容易實(shí)現(xiàn)寫操作時(shí)間就是訪問Cache的時(shí)間，讀操作Cache失效發(fā)生數(shù)據(jù)替換時(shí)，被替換的塊需寫回主存，增加了Cache的復(fù)雜性更新策略1195.Cache的改進(jìn)(1)增加Cache的級(jí)數(shù)片載（片內(nèi)）Cache片外Cache(2)統(tǒng)一緩存和分立緩存指令Cache數(shù)據(jù)Cachea.與主存結(jié)構(gòu)有關(guān)b.與指令執(zhí)行的控制方式有關(guān)超前控制和流水線控制方式都要分立緩存。4.3

參見課本116頁圖4.52120

字塊2m－1

字塊2c+1

字塊2c+1－1

字塊2c

+1

字塊2c

字塊2c－1

字塊1字塊0………主存儲(chǔ)體字塊1

標(biāo)記字塊0

標(biāo)記字塊2c－1標(biāo)記Cache存儲(chǔ)體t位012c－1…字塊字塊地址主存字塊標(biāo)記t

位c

位b

位主存地址比較器（t位）=≠不命中有效位=1？*m位Cache內(nèi)地址否是命中二、Cache–

主存的地址映射1.直接映射每個(gè)緩存塊

i

可以和若干個(gè)主存塊對(duì)應(yīng)每個(gè)主存塊

j

只能和一個(gè)緩存塊對(duì)應(yīng)i=j

mod

C4.3

字塊2c+1

字塊2c字塊0字塊01212.全相聯(lián)映射主存中的任一塊可以映射到緩存中的任一塊字塊2m－1字塊2c－1字塊1

字塊0……字塊2c－1字塊1字塊0…標(biāo)記標(biāo)記標(biāo)記主存字塊標(biāo)記

字塊內(nèi)地址主存地址m=t+c

位b位m

=

t+cCache存儲(chǔ)器主存儲(chǔ)器

字塊04.3122字塊2m－1字塊2c-r+1

字塊2c-r+

1字塊2c-r字塊2c-r

－

字塊1字塊0………字塊3標(biāo)記字塊1標(biāo)記字塊2c－1標(biāo)記字塊2標(biāo)記字塊0標(biāo)記字塊2c－2標(biāo)記…………字塊內(nèi)地址組地址主存字塊標(biāo)記s=t+r

位q=

c－r

位b

位組012c-r－1主存地址Cache主存儲(chǔ)器m

位共Q

組，每組內(nèi)兩塊（r=1)1某一主存塊

j

按模Q

映射到緩存的第i

組中的任一塊i=j

mod

Q直接映射全相聯(lián)映射3.組相聯(lián)映射4.3字塊0字塊1字塊0字塊2c-r字塊2c-r+1123三、替換算法隨機(jī)算法：用軟的或硬的隨機(jī)數(shù)產(chǎn)生器來形成主存重要被替換頁的頁號(hào)。簡單，易于實(shí)現(xiàn)；沒有利用歷史信息；命中率低，很少使用2.近期最少使用