第8章邏輯門(mén)電路

第8章

邏輯門(mén)電路1邏輯門(mén)電路的邏輯功能邏輯門(mén)電路的外部特性

2第8章門(mén)電路

(GateCircuit)

指用以實(shí)現(xiàn)基本邏輯關(guān)系和常用復(fù)合邏輯關(guān)系的電子電路。是構(gòu)成數(shù)字電路的基本單元之一按邏輯功能不同分

與門(mén)

或門(mén)

非門(mén)

異或門(mén)

與非門(mén)

或非門(mén)

與或非門(mén)

按電路結(jié)構(gòu)不同分

CMOS

集成門(mén)電路TTL

集成門(mén)電路

場(chǎng)效應(yīng)管構(gòu)成雙極晶體管構(gòu)成邏輯電平范圍（5～15V）只能在5V下工作高低電平相差比較大、抗干擾性強(qiáng)高低電平相差小，抗干擾能力差功耗很小功耗較大

CMOS的工作頻率較TTL略低，但是高速CMOS速度與TTL差不多相當(dāng)。高電平和低電平的含義

3第8章高電平和低電平為某規(guī)定范圍的電位值，而非一固定值。

高電平信號(hào)是多大的信號(hào)？低電平信號(hào)又是多大的信號(hào)？10高電平低電平01高電平低電平正邏輯體制負(fù)邏輯體制由門(mén)電路種類(lèi)等決定輸出輸入高電平低電平高電平低電平TTL>2.4V<0.8V>2.0V<1.2VCOMS>0.9VCC<0.1VCC>0.7VCC<0.3VCCA&

BAL=B8.1TTL集成邏輯門(mén)電路1、TTL與非門(mén)典型電路VCC線與：將兩個(gè)門(mén)的輸出端并聯(lián)以實(shí)現(xiàn)與邏輯的功能。普通TTL與非門(mén)的輸出端是不允許直接相連的。2、集電極開(kāi)路門(mén)（OC門(mén)）

解決方法：集電極開(kāi)路使用時(shí)的外電路連接L=AB邏輯功能如圖所示是實(shí)現(xiàn)線與邏輯的OC門(mén)，其邏輯表達(dá)式為

7第8章作為驅(qū)動(dòng)[例]下圖為用

OC門(mén)驅(qū)動(dòng)發(fā)光二極管LED的顯示電路。分析：該電路只有在A、B均為高電平，使輸出uO為低電平時(shí)，LED才導(dǎo)通發(fā)光；否則LED中無(wú)電流流通，不發(fā)光。3.三態(tài)輸出門(mén)（TSL門(mén)）8第8章三態(tài)門(mén)的電路結(jié)構(gòu)和代表符號(hào)

三態(tài)門(mén)的輸出具有三種狀態(tài)：高電平、低電平和高阻態(tài)（又稱(chēng)為禁止態(tài)）。9第8章EN即Enable功能表Z0AB1YEN使能端的兩種控制方式使能端低電平有效使能端高電平有效功能表Z1AB0YENENZ:表示Y為高阻態(tài)（2）用三態(tài)輸出門(mén)實(shí)現(xiàn)數(shù)據(jù)的雙向傳輸10第8章

當(dāng)EN=1時(shí)：G1工作而G2呈高阻態(tài)，數(shù)據(jù)D0經(jīng)G1反相后送到總線上去；當(dāng)EN=0時(shí)：G2工作而G1呈高阻態(tài)，來(lái)自總線的數(shù)據(jù)經(jīng)G2反相后由送出。管腳排列示意圖74LS0074LS20TTL門(mén)電路使用注意事項(xiàng)：

1)工作電壓（UCC）應(yīng)在標(biāo)準(zhǔn)值5V±0.5V的范圍內(nèi)。2)輸出端不能直接接地或直接與5V電源相連，否則會(huì)損壞器件。3）輸出端不能并聯(lián)使用（OC門(mén)、TSL門(mén)除外），否則會(huì)損壞集成電路。13第8章4).

多余輸入端的處理與門(mén)和與非門(mén)的多余輸入端接邏輯

1或者與有用輸入端并接。接

VCC通過(guò)

1~10k電阻接

VCC與有用輸入端并接

TTL電路輸入端懸空時(shí)相當(dāng)于輸入高電平，做實(shí)驗(yàn)時(shí)與門(mén)和與非門(mén)等的多余輸入端可懸空，但使用中多余輸入端一般不懸空，以防止干擾。14第8章或門(mén)和或非門(mén)的多余輸入端：接邏輯

0與有用輸入端并接15第8章[例]欲用下列電路實(shí)現(xiàn)非運(yùn)算，試改錯(cuò)。

16第8章解：OC門(mén)輸出端需外接上拉電阻RCY=1Y=08.2.CMOS邏輯門(mén)電路1.CMOS反相器17第8章8.2.1CMOS門(mén)電路18第8章2、CMOS與非門(mén)AB&19第8章3.CMOS或非門(mén)AB≥14CMOS傳輸門(mén)(雙向模擬開(kāi)關(guān))

電路邏輯符號(hào)υI

/υO(shè)υo/υIC等效電路①C＝0、時(shí)，輸入和輸出之間相當(dāng)于開(kāi)關(guān)斷開(kāi)一樣。②C＝1、時(shí)，輸入和輸出之間相當(dāng)于開(kāi)關(guān)接通一樣，uo＝ui。21第8章應(yīng)用：作CMOS雙向模擬開(kāi)關(guān)利用CMOS傳輸門(mén)和CMOS非門(mén)可以組成各種復(fù)雜的邏輯電路。當(dāng)C=0時(shí)，SW截止；例如做模擬開(kāi)關(guān)，用來(lái)傳輸模擬信號(hào)，這是一般的邏輯門(mén)無(wú)法實(shí)現(xiàn)的。當(dāng)C=1時(shí)，SW導(dǎo)通。22第8章5、CMOSOD門(mén)（漏極開(kāi)路的門(mén)電路）如同TTLOC門(mén)，CMOSOD門(mén)，可用來(lái)實(shí)現(xiàn)“線與邏輯”。23第8章6.CMOSTSL門(mén)①E=1時(shí)，輸出端呈現(xiàn)為高阻態(tài)。②E=0時(shí)，構(gòu)成反相器。電路的輸出有高阻態(tài)、高電平和低電平3種狀態(tài)，是一種三態(tài)門(mén)。Y=A高阻（EN=1時(shí)）（EN=0時(shí)）管腳排列示意圖CC4011CC4012

CMOS集成電路使用注意事項(xiàng)TTL電路的使用注意事項(xiàng)，一般對(duì)CMOS電路也適用。要特別注意以下幾點(diǎn)：1）CMOS門(mén)電路工作電壓范圍較寬（+3V～+18V），但不允許超過(guò)規(guī)定的范圍。電源極性不能接反。2）避免靜電損失。存放CMOS電路不能用塑料袋，要用金屬將管腳短接起來(lái)或用金屬盒屏蔽。工作臺(tái)應(yīng)當(dāng)用金屬材料覆蓋并應(yīng)良好接地。焊接時(shí)，電烙鐵殼應(yīng)接地。

26第8章(3)

閑置輸入端的處理

TTL電路輸入端懸空時(shí)相當(dāng)于輸入高電平，CMOS電路多余輸