數(shù)課件含vhdl章節(jié)-數(shù)字電子技術(shù)基礎(chǔ)

第6章時序邏輯電路的分析與設(shè)計6.1時序邏輯電路概述6.2同步時序邏輯電路的分析6.3異步時序邏輯電路的分析方法6.4同步時序邏輯電路的設(shè)計方法6.5常用集成時序邏輯器件及應(yīng)用6.1時序邏輯電路概述6.1.1時序邏輯電路的特點邏輯電路分為兩類：一類是組合邏輯電路，另一類是時序邏輯電路。在組合邏輯電路中，任一時刻的輸出僅與該時刻輸入變量的取值有關(guān)，而與輸入變量的歷史情況無關(guān)；在時序邏輯電路中，任一時刻的輸出不僅與該時刻輸入變量的取值有關(guān)，而且與決定電路原狀態(tài)的過去輸入情況有關(guān)。前面介紹的觸發(fā)器就是最簡單的時序邏輯電路。圖6.1.1為時序邏輯電路的結(jié)構(gòu)框圖。與組合邏輯電路相比，時序邏輯電路有兩個特點：第一，時序邏輯電路包含組合邏輯電路和存儲電路兩部分，存儲電路具有記憶功能，通常由觸發(fā)器組成；第二，存儲電路的狀態(tài)qj反饋到組合邏輯電路的輸入端，與外部輸入信號xn共同決定組合邏輯電路的輸出zm。組合邏輯電路的輸出除包含外部輸出zm外，還包含連接到存儲電路的內(nèi)部輸出yk，它將控制存儲電路的狀態(tài)變化。圖6.1.1時序邏輯電路的結(jié)構(gòu)框圖

在圖6.1.1時序邏輯電路的結(jié)構(gòu)框圖中，X（x1,x2,…,xn）為外部輸入信號；Q（q1,q2,…,qj）為存儲電路的狀態(tài)輸出，也是組合邏輯電路的內(nèi)部輸入；Z（z１,z2,…,zm）為外部輸出信號；Y（y1,y2,…,yk）為存儲電路的激勵信號，也是組合邏輯電路的內(nèi)部輸出。在存儲電路中，每一位輸出qi(i=1,2,…，j)稱為一個狀態(tài)變量，

j個狀態(tài)變量可以組成2j個不同的內(nèi)部狀態(tài)。時序邏輯電路對于輸入變量歷史情況的記憶就是反映在狀態(tài)變量的不同取值上，即不同的內(nèi)部狀態(tài)代表不同的輸入變量的歷史情況。………其中，第一個方程組稱為輸出方程，第二個方程組稱為驅(qū)動方程（或激勵方程）,第三個方程組稱為狀態(tài)方程。方程中的上標n和n+1與觸發(fā)器中的含義相同。以上三個方程組可以寫成如下形式：

從以上關(guān)系式不難看出：時序邏輯電路某時刻的輸出Zn決定于該時刻的外部輸入Xn和內(nèi)部狀態(tài)Qn；而時序邏輯電路的下一狀態(tài)Qn+1同樣決定于Xn和Qn。時序邏輯電路的工作過程實質(zhì)上就是在不同的輸入條件下，內(nèi)部狀態(tài)不斷更新的過程。以上三個方程人們習(xí)慣寫成如下形式：6.1.2時序邏輯電路的分類時序電路按狀態(tài)變化的特點可分為同步時序電路和異步時序電路。在同步時序電路中，電路狀態(tài)的變化在同一時鐘脈沖的作用下發(fā)生，即各觸發(fā)器狀態(tài)的轉(zhuǎn)換同步完成。如圖6.1.2所示的同步二進制加法計數(shù)器，其電路的特點是所有觸發(fā)器的CP端都連到同一個時鐘脈沖輸入端。在異步時序電路中，不使用同一個時鐘脈沖信號源，即各觸發(fā)器狀態(tài)的轉(zhuǎn)換是異步完成的。如圖6.1.3所示的異步二進制加法計數(shù)器，其電路的特點是各觸發(fā)器CP端的輸入信號各不相同，因此，各觸發(fā)器狀態(tài)的轉(zhuǎn)換是異步完成的。圖6.1.2同步二進制加法計數(shù)器圖6.1.3異步二進制加法計數(shù)器

時序電路按輸出信號的特點又可以分為米里（Mealy）型和摩爾(Moore)型時序電路兩種。Mealy型時序電路的輸出函數(shù)為Z=F（X，Q），即某時刻的輸出決定于該時刻的外部輸入X和內(nèi)部狀態(tài)Q，如圖6.1.4所示的Mealy型串行加法器電路。在該電路中，ai、bi為串行數(shù)據(jù)輸入，si為串行數(shù)據(jù)輸出，si=ai+bi+ci-1，或si=ai+bi+Q。Moore型時序電路的輸出函數(shù)為Z=F（Q），如圖6-5所示的Moore型串行加法器電路。在該電路中串行數(shù)據(jù)輸出si=Q1。Mealy型串行加法器電路和Moore型串行加法器電路具有相同的邏輯功能，但Moore型串行加法器電路的輸出比Mealy型串行加法器的輸出遲一個節(jié)拍。圖6.1.4

Mealy型串行加法器電路圖6.1.5

Moore型串行加法器電路6.1.3時序電路的功能描述1.邏輯方程式邏輯方程式即前面敘述的三個方程：

2.狀態(tài)轉(zhuǎn)移表狀態(tài)轉(zhuǎn)移表也稱狀態(tài)遷移表或狀態(tài)表，是用列表的方式來描述時序邏輯電路輸出Z、次態(tài)Qn+1和外部輸入X、現(xiàn)態(tài)Q之間的邏輯關(guān)系。表6.1.1Mealy型時序電路狀態(tài)表表6.1.2Moore型時序電路狀態(tài)表表6-3Moore型電路簡化狀態(tài)表

3.狀態(tài)圖狀態(tài)圖是以圖形的方式來描述時序邏輯電路的狀態(tài)轉(zhuǎn)移規(guī)律以及輸出與輸入的關(guān)系。n個狀態(tài)變量可以組成2n個不同的狀態(tài)，每個狀態(tài)用一個圓圈表示，用帶箭頭的指向線（稱轉(zhuǎn)移線）表示狀態(tài)轉(zhuǎn)移的方向，轉(zhuǎn)移線上標明發(fā)生該轉(zhuǎn)移的條件。在Mealy型時序電路中，外部輸出在轉(zhuǎn)移條件中給出；在Moore型時序電路中，外部輸出在圓圈內(nèi)指明。根據(jù)表6.1.1～表6.1.3可以分別畫出相應(yīng)的狀態(tài)圖，如圖6.1.6（a）、（b）、（c）所示。圖（c）中，轉(zhuǎn)移線上沒有注明轉(zhuǎn)移條件，可理解為時鐘脈沖到達，即發(fā)生狀態(tài)轉(zhuǎn)移。狀態(tài)圖可以直觀、形象地描述時序電路的狀態(tài)轉(zhuǎn)移過程。例如在圖6.1.6(a)中，如果當前狀態(tài)Q1Q0為00，當外部輸入X1X0為01時，輸出Z為1,下一狀態(tài)Qn+11Qn+10為01；當外部輸入X1X0為10時,輸出Z為1,轉(zhuǎn)移方向改變,其下一狀態(tài)Qn+11Qn+10為10。圖6.1.6時序邏輯電路的狀態(tài)圖4.時序圖時序圖即為時序電路的工作波形圖，它以波形的形式描述時序電路內(nèi)部狀態(tài)Q、外部輸出Z隨輸入信號X變化的規(guī)律，其具體畫法將在下面討論。以上幾種同步時序邏輯電路功能描述的方法，各有特點，但實質(zhì)相同，且可以相互轉(zhuǎn)換，它們都是同步時序邏輯電路分析和設(shè)計的主要工具。6.2同步時序邏輯電路的分析6.2.1同步時序邏輯電路的一般分析方法①根據(jù)邏輯圖求出時序電路的輸出方程和各觸發(fā)器的激勵方程。②根據(jù)已求出的激勵方程和所用觸發(fā)器的特征方程，獲得時序電路的狀態(tài)方程。③根據(jù)時序電路的狀態(tài)方程和輸出方程，建立狀態(tài)轉(zhuǎn)移表，進而畫出狀態(tài)圖和波形圖。④分析電路的邏輯功能?！纠?.2.1】分析圖6.2.1所示同步時序電路的邏輯功能。解：(1)輸出方程和激勵方程為圖6.2.1例6.2.1時序邏輯電路(2)求狀態(tài)方程。圖6.2.2例6.2.1次態(tài)與輸出卡諾圖表6.2.1例6.2.1時序電路狀態(tài)表圖6.2.3例6.2.1狀態(tài)圖(4)畫波形圖。設(shè)Q1Q0的初始狀態(tài)為00，輸入變量X的波形如圖6-10第二行所示。根據(jù)表6-4狀態(tài)表即可畫出波形圖。例如第一個CP來到前X=0，Q1Q0=00，從表中查出，因此在畫波形時應(yīng)在第一個CP來到后使Q1Q0進入01。以此類推，即可以畫出Q1Q0的整體波形如圖6-10第三、四行所示。外部輸出，它是組合電路的即時輸出，只要外部輸入或內(nèi)部狀態(tài)一變化，外部輸出Z就會跟著改變，畫波形時要特別注意。圖6.2.4例6.2.1時序圖(5)邏輯功能分析。從以上分析可以看出，當外部輸入X=0時，Q1Q0狀態(tài)轉(zhuǎn)移按00→01→10→11→00→…規(guī)律變化，實現(xiàn)模4加法計數(shù)器的功能；當X=1時，狀態(tài)轉(zhuǎn)移按00→11→10→01→00→…規(guī)律變化，實現(xiàn)模4減法計數(shù)器的功能。所以，該電路是一個同步模4可逆計數(shù)器。X為加/減控制信號，Z為借位輸出?！纠?.2.2】分析圖6.2.5所示同步時序電路的邏輯功能。圖6.2.5例6.2.2時序邏輯電路D2=Q1,D1=Q0，解：①求輸出方程和激勵方程。②求狀態(tài)方程。(3)列狀態(tài)表，畫狀態(tài)圖。表6.2.2例6.2.2時序邏輯電路狀態(tài)表

圖6.2.6例6.2.2狀態(tài)圖(4)畫波形圖。圖6.2.7例6.2.2波形圖(5)邏輯功能分析。從以上分析可以看出，該電路在CP脈沖作用下，把寬度為T的脈沖以三次分配給Q0、

Q１和Q2各端，因此，該電路是一個脈沖分配器。由狀態(tài)圖和波形圖可以看出，該電路每經(jīng)過三個時鐘周期循環(huán)一次，并且該電路具有自啟動能力。6.2.2典型時序邏輯電路的分析1.寄存器和移位寄存器

1)寄存器寄存器用于寄存一組二進制代碼，它被廣泛用于各類數(shù)字系統(tǒng)和數(shù)字計算機中。因為一個觸發(fā)器能存儲一位二進制代碼，所以用n個觸發(fā)器組成的寄存器能存儲一組n位二進制代碼。對寄存器中使用的觸發(fā)器只要求具有置1、置0的功能即可，因而無論是用基本RS結(jié)構(gòu)的觸發(fā)器，還是用數(shù)據(jù)鎖存器、主從結(jié)構(gòu)或邊沿觸發(fā)結(jié)構(gòu)的觸發(fā)器，都能組成寄存器。(1)二拍接收四位數(shù)據(jù)寄存器圖6.2.8是由基本RS觸發(fā)器構(gòu)成的二拍接收四位數(shù)據(jù)寄存器。當清0端為邏輯1，接收端為邏輯0時，寄存器保持原狀態(tài)。當需將四位二進制數(shù)據(jù)存入數(shù)據(jù)寄存器時，需二拍完成：第一拍，發(fā)清0信號（一個負向脈沖），使寄存器狀態(tài)為0（Q3Q2Q1Q0=0000）；第二拍，將要保存的數(shù)據(jù)D3D2D1D0送數(shù)據(jù)輸入端（如D3D2D1D0=1101），再送接收信號（一個正向脈沖），要保存的數(shù)據(jù)將被保存在數(shù)據(jù)寄存器中（Q3Q2Q1Q0=1101）。從該數(shù)據(jù)寄存器的輸出端Q3Q2Q1Q0可獲得被保存的數(shù)據(jù)。圖6.2.8二拍接收四位數(shù)據(jù)寄存器(2)單拍接收四位數(shù)據(jù)寄存器圖6.2.9是由數(shù)據(jù)鎖存器構(gòu)成的單拍接收四位數(shù)據(jù)寄存器。當接收端為邏輯0時，寄存器保持原狀態(tài)；當需將四位二進制數(shù)據(jù)存入數(shù)據(jù)寄存器時，單拍即能完成——將要保存的數(shù)據(jù)D3D2D1D0送數(shù)據(jù)輸入端（如D3D2D1D0=1101），再送接收信號（一個正向脈沖），要保存的數(shù)據(jù)將被保存在數(shù)據(jù)寄存器中（Q3Q2Q1Q0=1101）。同樣從數(shù)據(jù)寄存器的輸出端Q3Q2Q1Q0可獲得被保存的數(shù)據(jù)。對于功能完善的觸發(fā)器，如主從JK觸發(fā)器、維持—阻塞式D觸發(fā)器等，都可構(gòu)成這類數(shù)據(jù)寄存器。圖6.2.9單拍接收四位數(shù)據(jù)寄存器2)移位寄存器對于串行數(shù)據(jù)，則采用移位寄存器輸入并加以保存。移位寄存器的功能和電路形式較多，按移位方向來分有左向移位寄存器、右向移位寄存器和雙向移位寄存器；按接收數(shù)據(jù)的方式可分串行輸入和并行輸入；按輸出方式可分串行輸出和并行輸出。(1)單向移位寄存器圖6.2.10所示電路是由維持—阻塞式D觸發(fā)器組成的四位單向移位（右移）寄存器。在該電路中，Ri為外部串行數(shù)據(jù)輸入（或稱右移輸入），Ro為外部輸出（或稱移位輸出），輸出端Q3Q2Q1Q0為外部并行輸出，CP為時鐘脈沖輸入端（或稱移位脈沖輸入端，也稱位同步脈沖輸入端），清0端信號將使寄存器清0（Q3Q2Q1Q0=0000）。在該電路中，各觸發(fā)器的激勵方程為或圖6.2.10四位單向移位(右移)寄存器

設(shè)輸入Ri=1011，則清0后在移位脈沖CP的作用下，移位寄存器中數(shù)碼移動的情況如表6.2.3所示，各觸發(fā)器輸出端Q3Q2Q1Q0的波形如圖6.2.11所示。表6.2.3移存器數(shù)碼移動狀況圖6.2.11移位寄存器的工作波形圖(2)雙向移位寄存器圖6.2.12四位雙向移位數(shù)據(jù)寄存器

圖6.2.12所示電路是由維持—阻塞式D觸發(fā)器組成的四位雙向移位寄存器。在該電路中，Q5為右移串行輸入，Q0為左移串行輸入，Q1為右移串行輸出，Q4為左移串行輸出，輸出端Q4Q3Q2Q1為并行輸出端，CP為移位脈沖輸入端，D4D3D2D1為并行數(shù)據(jù)輸入端，M端為工作方式控制端，清0端信號將使寄存器清0（Q4Q3Q2Q1=0000），接收信號將并行輸入數(shù)據(jù)D4D3D2D1寫入到移位寄存器中。本電路采用二拍接收并行數(shù)據(jù)的工作方式。

由邏輯電路圖可以寫出組合電路的輸出函數(shù)和激勵函數(shù)。對于由k級觸發(fā)器構(gòu)成的移位寄存器來講，其激勵函數(shù)和次態(tài)方程分別為當M=1時，電路實現(xiàn)右移功能。當M=0時，電路實現(xiàn)左移功能。2.計數(shù)器計數(shù)器的主要功能是累計輸入脈沖的個數(shù)。它不僅可以用來計數(shù)、分頻，還可以對系統(tǒng)進行定時、順序控制等，是數(shù)字系統(tǒng)中應(yīng)用最廣泛的時序邏輯部件之一。計數(shù)器是一個周期性的時序電路，其狀態(tài)圖有一個閉合環(huán)，閉合環(huán)循環(huán)一次所需要的時鐘脈沖的個數(shù)稱為計數(shù)器的模值M。由n個觸發(fā)器構(gòu)成的計數(shù)器，其模值M一般應(yīng)滿足2n-1＜M≤2n。計數(shù)器有許多不同的類型。按時鐘控制方式來分，有異步、同步兩大類；按計數(shù)過程中數(shù)值的增減來分，有加法、減法、可逆計數(shù)器三類；按模值來分，有二進制、十進值和任意進制計數(shù)器。表6.2.4常用計數(shù)器的名稱和特點

1)同步二進制加法計數(shù)器圖6.2.13是4位同步二進制加法計數(shù)器的邏輯電路圖。由圖可見，其存儲電路是四個JK觸發(fā)器，由于JK觸發(fā)器的控制端J、K被連接在一起，因此就邏輯功能而言，可以認為這四個JK觸發(fā)器是四個T觸發(fā)器，并接的J、K輸入端為T觸發(fā)器的T控制端。圖6.2.13

4位同步二進制加法計數(shù)器電路的輸出函數(shù)和控制函數(shù)為

將控制函數(shù)代入T觸發(fā)器的特征方程，可得狀態(tài)轉(zhuǎn)移函數(shù)：表6.2.5

4位同步二進制加法計數(shù)器的狀態(tài)表圖6.2.14

4位同步二進制加法計數(shù)器的狀態(tài)圖圖6.2.15

4位同步二進制加法計數(shù)器的波形圖

2)同步十進制可逆計數(shù)器（加減控制式）圖6.2.16所示為加減控制式同步十進制可逆計數(shù)器的邏輯電路圖。由圖可見，該電路的存儲電路是四個JK觸發(fā)器連成的T觸發(fā)器，組合電路由與或門、與非門和與門等組成。外輸入M為加減控制端，輸出C為加法進位輸出端，輸出B為減法借位輸出端。圖6.2.16同步十進制可逆計數(shù)器由邏輯電路可以寫出其輸出函數(shù)和激勵函數(shù)為

由T觸發(fā)器的特征方程（Qn+1=TQ）和其激勵函數(shù)可求得各觸發(fā)器的狀態(tài)方程。但由T觸發(fā)器的特征表已知：當T=1時，觸發(fā)器發(fā)生狀態(tài)轉(zhuǎn)換；當T=0時，觸發(fā)器保持原狀態(tài)，因此，根據(jù)Ti及Qi的取值可直接求得。由此，可得到該電路有效狀態(tài)的轉(zhuǎn)移情況如6.2.6所示。根據(jù)表6.2.6可畫出有效狀態(tài)轉(zhuǎn)移圖,如圖6.2.17所示。當M=1，[JP]初始狀態(tài)為全0時計數(shù)器執(zhí)行加法操作，其工作波形如圖6.2.18所示。該電路具有多余狀態(tài)，對多余狀態(tài)的檢查如表6.2.7所示。不難看出，所有多余狀態(tài)都能進入主循環(huán)，因此，該電路具有自啟動特性。表6.2.6同步十進制可逆計數(shù)器狀態(tài)表一（有效狀態(tài))續(xù)表圖6.2.17同步十進制可逆計數(shù)器狀態(tài)圖圖6.2.18可逆計數(shù)器M=1時的波形圖表6.2.7同步十進制可逆計數(shù)器狀態(tài)表二（無效狀態(tài))

3．脈沖分配器圖6.2.19（a）所示為脈沖分配器的邏輯電路圖。由圖可見，存儲電路是兩個JK觸發(fā)器，它們構(gòu)成了二位扭環(huán)型計數(shù)器；組合電路為四個與門，從這四個與門輸出端獲得時序電路的輸出函數(shù)。圖6.2.19脈沖分配器由電路可寫出輸出函數(shù)和激勵函數(shù)為

結(jié)合JK觸發(fā)器的特征方程，可得新狀態(tài)方程：

由輸出函數(shù)和狀態(tài)方程可得狀態(tài)轉(zhuǎn)換表如表6.2.8所示，狀態(tài)轉(zhuǎn)換圖和工作波形分別如圖6.2.19（b）、（c）所示。由圖(c)可見，該電路在時鐘脈沖的作用下按一定順序輪流地輸出脈沖信號。因該電路能將脈沖信號按順序分配到各個輸出端，故稱其為脈沖分配器。表6.2.8脈沖分配器的狀態(tài)表

4．序列信號發(fā)生器圖6.2.20所示為序列信號發(fā)生器的邏輯電路圖。由圖可見，該電路由三個D觸發(fā)器構(gòu)成的移位寄存器和與非門構(gòu)成的組合電路組成。由電路可寫出其輸出函數(shù)和激勵函數(shù)分別為結(jié)合D觸發(fā)器的特征方程Qn+1=D，可得新狀態(tài)方程：圖6.2.20序列信號發(fā)生器表6.2.9序列信號發(fā)生器的狀態(tài)表6.3異步時序電路的分析方法圖6.3.1異步十進制加法計數(shù)器結(jié)合JK觸發(fā)器的特征方程,可得新狀態(tài)方程為數(shù)為結(jié)合JK觸發(fā)器的特征方程，可得新狀態(tài)方程：圖6.3.2異步十進制加法計數(shù)器的狀態(tài)圖圖6.3.3脈沖異步十進制加法計數(shù)器的工作波形圖6.4同步時序電路的設(shè)計方法圖6.4.1同步時序電路的一般設(shè)計過程6.4.1建立原始狀態(tài)圖和狀態(tài)表

根據(jù)設(shè)計命題要求初步畫出的狀態(tài)圖和狀態(tài)表，稱為原始狀態(tài)圖和原始狀態(tài)表，它們可能包含多余狀態(tài)。從文字描述的命題到原始狀態(tài)圖的建立往往沒有明顯的規(guī)律可循，因此，在時序電路設(shè)計中這是較關(guān)鍵的一步。畫原始狀態(tài)圖、列原始狀態(tài)表一般按下列步驟進行：①分析題意，確定輸入、輸出變量。②設(shè)置狀態(tài)。首先確定有多少種信息需要記憶，然后對每一種需要記憶的信息設(shè)置一個狀態(tài)并用字母表示。③確定狀態(tài)之間的轉(zhuǎn)換關(guān)系，畫出原始狀態(tài)圖，列出原始狀態(tài)表。

【例6.4.1】建立“111”序列檢測器的原始狀態(tài)圖和原始狀態(tài)表。該電路的功能是當連續(xù)輸入三個或三個以上“1”時，電路輸出為1，否則輸出為0。解:(1)確定輸入變量和輸出變量。設(shè)該電路的輸入變量為X，代表輸入串行序列,輸出變量為Z，表示檢測結(jié)果。根據(jù)設(shè)計命題的要求，可列出輸入變量X和輸出變量Z之間的關(guān)系：XZ②設(shè)置狀態(tài)。狀態(tài)是指需要記憶的信息或事件，由于狀態(tài)編碼還沒有確定，所以它用字母或符號來表示。分析題意可知，該電路必須記住以下幾件事：收到了一個1；連續(xù)收到了兩個1；連續(xù)收到了三個1。因此，加上初始狀態(tài)，共需四個狀態(tài)，并規(guī)定如下：

S0：初始狀態(tài)，表示電路還沒有收到一個有效的1。

S1：表示電路收到了一個1的狀態(tài)。

S2：表示電路收到了連續(xù)兩個1的狀態(tài)。

S3：表示電路收到了連續(xù)三個1的狀態(tài)。③畫狀態(tài)圖，列狀態(tài)表。以每一個狀態(tài)作為現(xiàn)態(tài)，分析在各種輸入條件下電路應(yīng)轉(zhuǎn)向的新狀態(tài)和輸出。該電路有一個輸入變量X，因此，每個狀態(tài)都有兩條轉(zhuǎn)移線，畫狀態(tài)圖時應(yīng)先從初始狀態(tài)S0出發(fā)當電路處于S0狀態(tài)時，若輸入X=0，則輸出Z=0，電路保持S0狀態(tài)不變，表示還未收到過1；若輸入X=1，電路應(yīng)記住輸入了一個1，因此，電路應(yīng)轉(zhuǎn)向新狀態(tài)S1，輸出Z=0。當電路處于S1狀態(tài)時，若輸入X=0，則輸出Z=0，電路回到S0狀態(tài)重新開始；若輸入X=1，電路應(yīng)記住連續(xù)輸入了兩個1因此，電路應(yīng)轉(zhuǎn)向新狀態(tài)S2，輸出Z=0。以此類推，可以畫出完整的狀態(tài)圖如圖6.4.2所示，并可作狀態(tài)表如表6.4.1所示。圖6.4.2例6.4.1Mealy型原始狀態(tài)圖表6.4.2例6.4.1Moore型原始狀態(tài)表

當電路處于S0狀態(tài)時，表示電路還沒有收到一個有效的1，則輸出Z=0；若輸入X=0，則電路保持S0狀態(tài)不變；若輸入X=1，電路應(yīng)記住輸入了一個1，電路應(yīng)轉(zhuǎn)向新狀態(tài)S1。當電路處于S1狀態(tài)時，表示電路收到了一個1，則輸出Z=0；若輸入X=0，電路回到S0狀態(tài)重新開始；若輸入X=1，電路應(yīng)記住連續(xù)輸入了兩個1，因此，電路應(yīng)轉(zhuǎn)向新狀態(tài)S2。當電路處于S2狀態(tài)時，表示電路收到了兩個1，則輸出Z=0；若輸入X=0，電路回到S0狀態(tài)重新開始；若輸入X=1，電路應(yīng)記住連續(xù)輸入了三個1，因此，電路應(yīng)轉(zhuǎn)向新狀態(tài)S3。當電路處于S3狀態(tài)時，表示電路收到了三個1，則輸出Z=1；若輸入X=0，電路回到S0狀態(tài)重新開始；若輸入X=1，根據(jù)題意，電路可保持原狀態(tài)S3不變即可。這樣，就可以得到Moore型結(jié)構(gòu)的原始狀態(tài)圖如圖6.4.3所示，并可作狀態(tài)表如表6.4.2所示。圖6.4.3例6.4.1Moore型原始狀態(tài)圖比較Mealy型和Moore型原始狀態(tài)圖、原始狀態(tài)表的建立過程可以看出，它們具有相同的邏輯功能，但Moore型電路的輸出比Mealy型電路晚一拍(圖6.4.2中，當處于S2狀態(tài)時，如果X=1，則輸出Z就為1；在圖6.4.3中，只有當進入S3時，Z才為1)。在該命題中，Moore型結(jié)構(gòu)所需的狀態(tài)數(shù)多于Mealy型結(jié)構(gòu)，圖6.4.2（或表6.4.1）中具有多余狀態(tài)，可進行簡化，而圖6.4.3（或表6.4.2）中無多余狀態(tài)，不能進一步簡化。在實際應(yīng)用中究竟采用哪種結(jié)構(gòu)，應(yīng)視命題（或命題所屬系統(tǒng)）要求而定。

【例6.4.2】建立一個余3BCD碼誤碼檢測器的原始狀態(tài)圖和原始狀態(tài)表。余3BCD碼高位在前，低位在后串行地加到檢測器的輸入端。電路每當接收到一組代碼的第四位時進行判斷，若是錯誤代碼則輸出為1，否則輸出為0,然后電路又回到初始狀態(tài)并開始接收下一組代碼。解：①確定輸入變量和輸出變量。輸入變量X為串行輸入余3碼，高位在前，低位在后；輸出變量Z為誤碼輸出。②設(shè)置狀態(tài)。該電路屬于串行碼組檢測，對輸入序列每四位一組進行檢測后才復(fù)位，以表示前一組代碼已檢測結(jié)束并準備下一組代碼的檢測，因此，初始狀態(tài)表示電路準備開始檢測一組代碼。本命題的狀態(tài)圖采用樹形結(jié)構(gòu)，從初始狀態(tài)開始，每接收一位代碼便設(shè)置一個狀態(tài)。例如，電路處于初始狀態(tài)S0，收到余3碼的第一位（最高位），代碼可能是1，也可能是0。若為0，狀態(tài)轉(zhuǎn)到S1分支；若為1，狀態(tài)轉(zhuǎn)到S2分支。當電路分別處于S1或S2狀態(tài)時，表示電路將接收第二位代碼，當?shù)诙淮a到達，由S1派生出S3和S4分支，由S2派生出S9和S10分支。若電路處于S5，表示已收到了輸入序列的高三位（余3碼的高三位）為000，因而，不論收到第四位數(shù)碼是0還是1，均應(yīng)回到S0狀態(tài)（一組代碼檢測結(jié)束），且輸出Z=1，表示收到的是錯誤代碼。圖6.4.4例6.4.2原始狀態(tài)圖6.4.2狀態(tài)化簡

在建立原始狀態(tài)圖和原始狀態(tài)表時，將重點放在正確地反映設(shè)計要求上，因而往往可能會多設(shè)置一些狀態(tài)，但狀態(tài)數(shù)目的多少將直接影響到所需觸發(fā)器的個數(shù)。對于具有M個狀態(tài)的時序電路來說，所需觸發(fā)器的個數(shù)n由下式?jīng)Q定：可見，狀態(tài)數(shù)目減少會使觸發(fā)器的數(shù)目減少并簡化電路。因此，狀態(tài)簡化的目的就是要消去多余狀態(tài)，以得到最簡狀態(tài)圖和最簡狀態(tài)表。1.狀態(tài)的等價設(shè)Si和Sj是原始狀態(tài)表中的兩個狀態(tài)，若分別以Si和Sj為初始狀態(tài)，加入任意的輸入序列，電路均產(chǎn)生相同的輸出序列，即兩個狀態(tài)的轉(zhuǎn)移效果相同，則稱Si和Sj是等價狀態(tài)或等價狀態(tài)對，記作［SiSj］。凡是相互等價的狀態(tài)都可以合并成一個狀態(tài)。

在狀態(tài)表中判斷兩個狀態(tài)是否等價的具體條件如下：第一，在相同的輸入條件下都有相同的輸出。第二，在相同的輸入條件下次態(tài)也等價。這可能有三種情況：①次態(tài)相同;②次態(tài)交錯;③次態(tài)互為隱含條件。表6.4.3原始狀態(tài)表

例如，在表6.4.3所示的原始狀態(tài)表中，對于狀態(tài)S2和S5，當輸入X=0時，輸出相同（輸出都為1），次態(tài)也相同（次態(tài)都為S5）；當輸入X=1時，輸出相同（輸出都為0），次態(tài)也相同（次態(tài)都為S3）。即可以確定，若分別以S2和S5為初始狀態(tài)，加入任意的輸入序列，電路均產(chǎn)生相同的輸出序列。因此，狀態(tài)S2和S5為等價狀態(tài)，記作［S2S5］。再看S6和S7

兩個狀態(tài)。當輸入X=1時，輸出相同，次態(tài)也相同；當輸入X=0時，次態(tài)交錯。這說明無論以S6還是以S7為初始狀態(tài)，在接收到輸入1以前將不斷地在S6和S7之間相互轉(zhuǎn)換，且保持輸出為1；一旦收到了輸入1，則都轉(zhuǎn)向S5。因此，從轉(zhuǎn)移效果來看它們是相同的，這兩個狀態(tài)等價，記作［S6S7］

對于S1和S3這兩個狀態(tài)，當輸入X=1時，輸出相同，次態(tài)交錯；當輸入X=0時，輸出相同，次態(tài)分別是S2和S4，而S2和S4是否等價的隱含條件是S1和S3等價，這就是互為隱含條件的情況，其轉(zhuǎn)移效果也是相同的，所以S1和S3等價，S2和S4也等價，記作［S1S3］、［S2S4］。

等價狀態(tài)具有傳遞性：若Si和Sj等價，Si和Sk等價，則Sj和Sk也等價，記作［SjSk］。相互等價狀態(tài)的集合稱為等價類，凡不被其它等價類所包含的等價類稱為最大等價類。例如，根據(jù)等價狀態(tài)的傳遞性可知，若有［SiSj］和［SiSk］，則有［SjSk］，它們都稱為等價類，而只有［SiSjSk］才是最大等價類。另外，在狀態(tài)表中，若某一狀態(tài)和其它狀態(tài)都不等價，則其本身就是一個最大等價類。狀態(tài)表的化簡，實際就是尋找所有最大等價類，并將最大等價類合并，最后得到最簡狀態(tài)表。所以，表6.4.3中所有最大等價類為［S1S3］［S2S4S5］［S6S7］，化簡后的狀態(tài)表如表6.4.4所示。表6.4.4最簡狀態(tài)表表6.4.5原始狀態(tài)表2.隱含表化簡1)作隱含表隱含表格是一種兩項比較的直角三角形表格，對于表6.4.5的原始狀態(tài)表其隱含表如圖6.4.5（a）所示。隱含表的縱坐標為B、C、D、E、F、G六個狀態(tài)（缺頭），橫坐標為A、B、C、D、E、F六個狀態(tài)（少尾），表中的每一個小格用來表示一個狀態(tài)對的等價比較情況。這種表格能保證每兩個狀態(tài)進行比較，而且可以逐步確定所有的等價狀態(tài)，使用方便。2)順序比較對原始狀態(tài)表中的每一對狀態(tài)逐一比較，結(jié)果有三種情況：①狀態(tài)對肯定不等價，在小格內(nèi)填×。②狀態(tài)對肯定等價，在小格內(nèi)填√。③狀態(tài)是否等價取決于隱含條件的，則把隱含狀態(tài)對填入，需作進一步比較。按上述規(guī)則將表6.4.5順序比較后，所得的隱含表如圖6.4.5（b）所示。圖6.4.5隱含表簡化狀態(tài)

3）關(guān)連比較關(guān)連比較是指對順序比較中需要進一步比較的狀態(tài)對進行比較。由圖6.4.5（b）可見，順序比較后只有C和F已確定是等價狀態(tài)對，記為［CF］。但AB、AE、BE、DG是否為等價狀態(tài)對還需要檢查其隱含狀態(tài)對，其余狀態(tài)均不等價。狀態(tài)A和B是否等價取決于隱含狀態(tài)對C、F，因為C、F等價，所以狀態(tài)A和B為等價狀態(tài)對，記為［AB］。狀態(tài)A和E是否等價取決于隱含狀態(tài)對B、E，狀態(tài)B和E是否等價取決于隱含狀態(tài)對C、F和A、E，而已有［CF］，故又回到了自身，所以有［AE］和［BE］。狀態(tài)D和G是否等價取決于隱含狀態(tài)對C、D和D、E，而狀態(tài)對C、D和D、E不等價，所以狀態(tài)D和G不等價。將以上比較填入圖6.4.5（c）并求得全部等價狀態(tài)對為［AB］、［AE］、［BE］和［CF］。4)找出最大等價類根據(jù)以上求得的全部等價狀態(tài)對，可求得該狀態(tài)表的最大等價類為［ABE］、［CF］、［D］和［G］。

5)列出最簡狀態(tài)表從每一個最大等價類中選出一個為代表，現(xiàn)分別從最大等價類［ABE］、［CF］、［D］和［G］中選出A

、C

、D

和G，作為簡化后的四個狀態(tài)，最后可作出最簡狀態(tài)表如表6.4.6所示。表6.4.6最簡狀態(tài)表6.4.3狀態(tài)分配

狀態(tài)分配是指將狀態(tài)表中每一個字符表示的狀態(tài)賦以適當?shù)亩M制代碼，得到代碼形式的狀態(tài)表（二進制狀態(tài)表），以便求出激勵函數(shù)和輸出函數(shù)，最后完成時序電路的設(shè)計。狀態(tài)分配合適與否，雖然不影響觸發(fā)器的級數(shù)，但對所設(shè)計的時序電路的復(fù)雜程度有一定的影響。然而，要得到最佳分配方案是很困難的。這首先是因為編碼的方案太多，如果觸發(fā)器的個數(shù)為n，實際狀態(tài)數(shù)為M，則一共有2n種不同代碼。若要將2n種代碼分配到M個狀態(tài)中去，并考慮到一些實際情況，有效的分配方案數(shù)為可見，當M增大時，N值將急劇增加，要尋找一個最佳方案很困難。此外，雖然人們已提出了許多算法，但也都還不成熟，因此在理論上這個問題還沒解決。在眾多算法中，相鄰法比較直觀、簡單，便于采用。它有三條原則，即符合下列條件的狀態(tài)應(yīng)盡可能分配相鄰的二進制代碼：①具有相同次態(tài)的現(xiàn)態(tài)。②同一現(xiàn)態(tài)下的次態(tài)。③具有相同輸出的現(xiàn)態(tài)。三條原則以第一條為主，兼顧第二、第三條?！纠?.4.3】試對表6.4.7所示的狀態(tài)表進行狀態(tài)分配。

解：從表表6.4.7狀態(tài)表可見，它有四個狀態(tài)S1、S2、S3、S4，故電路使用兩個觸發(fā)器，即需要兩個狀態(tài)變量Q1、Q0進行編碼。為方便起見，通常用卡諾圖來表示分配結(jié)果。按原則一,S1S2、S2S3應(yīng)分配相鄰代碼。按原則二,S1S3、S1S4、S2S3應(yīng)分配相鄰代碼。按原則三,S2S3應(yīng)分配相鄰代碼。根據(jù)三條原則，將狀態(tài)分配方案填入圖6.4.6的卡諾圖中，它僅未滿足S1S3相鄰。所以，分配結(jié)果為S１=00,S2=01,S3=11,S4=10。最后可得到二進制狀態(tài)表如表6.4.8所示。表6.4.7例6.4.3狀態(tài)表表6.4.8例6.4.3二進制狀態(tài)表圖6.4.6例6.4.3編碼表6.4.4同步時序電路的設(shè)計舉例

【例6.4.4】試用JK觸發(fā)器完成“111”序列檢測器的設(shè)計。

解：在例6.4.1的分析中，我們已得到了“111”序列檢測器的原始狀態(tài)圖和原始狀態(tài)表，現(xiàn)將狀態(tài)表重畫為表6.4.9（a）。表6.4.9例6.4.4狀態(tài)表

(1)狀態(tài)化簡。由原始狀態(tài)表6.4.9（a）并用直接觀測法可知S2、S3為等價狀態(tài)對，簡化后可得最簡狀態(tài)表如表6.4.9（b）所示。

②狀態(tài)分配。該時序電路共有三個狀態(tài)，采用兩個JK觸發(fā)器，狀態(tài)變量為Q1、Q0。按原則一，S1S2相鄰；按原則二，S0S1和S0S2相鄰；按原則三，S0S1相鄰。綜合考慮后分配S0S1和S1S2相鄰，這樣就不能兼顧S0S2相鄰，狀態(tài)分配編碼表如圖6.4.7所示。最后狀態(tài)分配為S0=00,S1=10，S2=11。狀態(tài)分配后得到如表6.4.9（c）二進制狀態(tài)表，它是一個非完全描述時序電路的設(shè)計。圖6.4.7例6.4.4編碼(3)確定激勵函數(shù)和輸出函數(shù)。根據(jù)狀態(tài)表填寫次態(tài)和輸出函數(shù)卡諾圖，從而求得次態(tài)和輸出方程組，然后將各狀態(tài)方程與所選用的觸發(fā)器的特征方程對比，便可求出激勵函數(shù)。這種方法稱為狀態(tài)方程法。當選用JK觸發(fā)器時，為了使狀態(tài)方程與觸發(fā)器的特征方程便于對比，盡可能將狀態(tài)方程寫成的形式，因此，必須將次態(tài)卡諾圖按現(xiàn)態(tài)Qi=1和Qi=0分成兩個子卡諾圖，然后分別在子卡諾圖中畫圈簡化，這樣就可方便地求得Qi和Qi的系數(shù)Ji和。圖6.4.8例6.4.4次態(tài)與輸出卡諾圖

在圖6.4.8(a)、(b)中，虛線將卡諾圖按Qi=1和Qi=0劃分為兩個子卡諾圖，化簡后得:最后的激勵函數(shù)和輸出函數(shù)為④自啟動檢查。圖6.4.9例6.4.4狀態(tài)圖表6.4.10完全狀態(tài)表⑤根據(jù)以上方程，畫出“111”序列檢測器的邏輯圖如圖6.4.10所示。圖6.4.10“111”序列檢測器的邏輯圖【例6.4.5】用JK觸發(fā)器設(shè)計一個五進制同步計數(shù)器，要求狀態(tài)轉(zhuǎn)換關(guān)系為000001011101110

解：本例屬于給定狀態(tài)時序電路設(shè)計問題。①列狀態(tài)表。根據(jù)題意，該時序電路有三個狀態(tài)變量，設(shè)狀態(tài)變量為Q2、Q1、Q0，可作出二進制狀態(tài)表如表6.4.11所示，它是一個非完全描述時序電路的設(shè)計。表6.4.11例6.4.5狀態(tài)表一

(2)確定激勵函數(shù)和輸出函數(shù)。由表6.4.11所示的狀態(tài)表分別畫出Q2、Q1、Q0的次態(tài)卡諾圖，如圖6.4.11(a)、(b)、(c)所示。圖6.4.11表6.4.11次態(tài)卡諾圖由次態(tài)卡諾圖求出其狀態(tài)方程和激勵函數(shù)如下：

(3)自啟動檢查。根據(jù)以上狀態(tài)方程檢查多余狀態(tài)的轉(zhuǎn)移情況，如表6.4.12所示，其完整的狀態(tài)圖如圖6.4.12所示。表6.4.12多余狀態(tài)轉(zhuǎn)移表

圖6.4.12例6.4.5的狀態(tài)圖

從圖6.4.12中可以看出，該電路一旦進入狀態(tài)100，就不能進入計數(shù)主循環(huán)，因而該電路不能實現(xiàn)自啟動，需要修改設(shè)計。在非完全描述時序電路中，由于存在無效狀態(tài)，因此在激勵函數(shù)的獲取過程中出現(xiàn)了任意項。在求取激勵函數(shù)時，如果某任意項被圈入，則該任意項被確認為1，否則被確認為0。由于圈法具有隨意性，因此無效狀態(tài)的轉(zhuǎn)移可能出現(xiàn)死循環(huán)而使電路不能自啟動。當電路不能自啟動時，解決的方法有多種。

第一種方法，將原來的非完全描述時序電路中沒有描述的狀態(tài)的轉(zhuǎn)移情況加以定義，使其成為完全描述時序電路。如將表6.4.11所示狀態(tài)表中的無效狀態(tài)的轉(zhuǎn)移方向均定義為000，則可得到一個完全描述時序電路的狀態(tài)表，如表6.4.13所示。顯然，按照表6.4.13設(shè)計的時序電路不存在死循環(huán)問題，因為它是完全描述的。這種方法由于失去了任意項，因此會增加電路的復(fù)雜程度。表6.4.13例6.4.5狀態(tài)表二

第二種方法，改變原來的圈法。如果盲目地改變所有激勵函數(shù)的圈法，那么工作量大，且效果差。若在分析觀察的基礎(chǔ)上改變某激勵函數(shù)的圈法，則能獲得較滿意的效果。觀察圖6.4.11所示的次態(tài)卡諾圖，如果希望能盡量使用任意項，則只能對圖(a)和圖(c)的圈法作修改。現(xiàn)對圖(c)的圈法作修改，它僅改變Q0的轉(zhuǎn)移，新的圈法如圖6.4.13所示。由新圈法得圖6.4.13修整后圈法表6.4.14多余狀態(tài)轉(zhuǎn)移表圖6.4.14例6.4.5狀態(tài)圖表6.4.14多余狀態(tài)轉(zhuǎn)移表

重新檢查多余狀態(tài)的轉(zhuǎn)移情況，如表6.4.14所示，其狀態(tài)圖如圖6.4.14所示。可以看到，該電路具有自啟動能力。如果修改圖6.4.11(a)的圈法，則可以得到同樣的效果。圖6.4.15例6.4.5狀態(tài)圖

(4)畫邏輯圖。根據(jù)上面求出的激勵函數(shù)和輸出函數(shù)可畫出由JK觸發(fā)器構(gòu)成的五進制同步計數(shù)器電路圖，如圖6.4.15所示。

【例6.4.6】用D觸發(fā)器設(shè)計一個模七同步加法計數(shù)器。解：本例屬于給定狀態(tài)時序電路設(shè)計問題。①列狀態(tài)表。根據(jù)題意，該時序電路有三個狀態(tài)變量。設(shè)狀態(tài)變量為Q2、Q1、Q0，可作出二進制狀態(tài)表如表6-28所示，它是一個非完全描述時序電路的設(shè)計。②確定激勵函數(shù)和輸出函數(shù)。由表6-28狀態(tài)表分別畫出Q2、Q1、Q0的次態(tài)卡諾圖如圖6-45(a)、(b)、(c)所示。表6.4.15例6.4.6狀態(tài)表圖6.4.16例6.4.6次態(tài)卡諾圖

當使用D觸發(fā)器實現(xiàn)時序電路時，由于D觸發(fā)器的特征方程為Qn+1=D，因此，可從次態(tài)卡諾圖直接求出D觸發(fā)器的激勵函數(shù)：(3)自啟動檢查。觀察次態(tài)卡諾圖激勵函數(shù)的圈法，多余狀態(tài)111的新狀態(tài)為100，電路的狀態(tài)圖如圖6.4.17所示，該電路具有自啟動能力。圖6.4.17例6.4.6狀態(tài)圖圖6.4.18例6.4.6邏輯圖

(4)畫邏輯圖。根據(jù)上面求出的激勵函數(shù)和輸出函數(shù)，可畫由D觸發(fā)器構(gòu)成的七進制同步計數(shù)器電路圖,如圖6.4.18所示。6.5常用集成時序邏輯器件及應(yīng)用6.5.1集成計數(shù)器集成計數(shù)器具有功能較完善、通用性強、功耗低、工作速率高且可以方便地進行擴展等許多優(yōu)點，因而得到了廣泛應(yīng)用。目前由TTL或CMOS電路構(gòu)成的MSI計數(shù)器都有許多品種。表6.5.1列出了幾種常用的TTL型MSI計數(shù)器的型號及工作特點。下面介紹74LS161、74LS169、74LS160等集成計數(shù)器的功能及應(yīng)用。表6.5.1常用TTL型MSI計數(shù)器

1．典型計數(shù)器的邏輯功能描述

1）四位二進制計數(shù)器74LS161、74LS163（1）74LS161。74LS161是模24（四位二進制）同步集成計數(shù)器，具有計數(shù)、保持、預(yù)置和清0功能，其邏輯電路及邏輯符號分別如圖6.5.1(a)、(b)所示。74LS161由四個JK觸發(fā)器和一些控制門組成，QD、QC、QB、QA是計數(shù)輸出，QD為最高位。圖6.5.1

74LS161計數(shù)器表6.5.2

74LS161的功能表圖6.5.2

74LS161的時序圖（2）74LS163。

74LS163也是同步集成二進制計數(shù)器，其邏輯符號、引腳圖與74LS161完全相同，唯一的區(qū)別是74LS163為同步清0，即Cr=0，當CP上升沿來到時，才有QDQCQBQA=0000。74LS163的功能表如表6.5.3所示。表6.5.3

74LS163的功能表

2）同步集成十進制計數(shù)器74LS160、74LS162

74LS160和74LS162是同步集成十進制計數(shù)器，計數(shù)狀態(tài)從0000到1001循環(huán)變化，因此也稱為8421BCD碼計數(shù)器。它們的邏輯符號、引腳圖與74LS161也完全相同，不同的是OC=QDQCQBQAT,僅當T=1且計數(shù)狀態(tài)為1001時，OC才為高，并產(chǎn)生進位信號。74LS160為異步清0，其功能表與74LS161相同;74LS162為同步清0，其功能表與74LS163相同。

3）四位二進制同步加/減計數(shù)器74LS169加/減計數(shù)器也稱可逆計數(shù)器，它既能進行遞增計數(shù)，又能進行遞減計數(shù)。如果集成計數(shù)器中只有一個時鐘信號(即計數(shù)輸入脈沖)輸入端，計數(shù)器的加、減由控制端(如U/D)的輸入電平?jīng)Q定，則這種電路稱為單時鐘結(jié)構(gòu)；若計數(shù)器的加、減分別由兩個時鐘信號源控制，則這種電路稱為雙時鐘結(jié)構(gòu)。

74LS169是單時鐘結(jié)構(gòu)的四位二進制加/減集成計數(shù)器，其邏輯符號如圖6.5.3所示，功能表如表6.5.4所示。圖6.5.3

74LS169的邏輯符號表6.5.4

74LS169的功能表

4)十進制同步加/減計數(shù)器74LS168

74LS168是單時鐘結(jié)構(gòu)的十進制加/減計數(shù)器，其邏輯符號、功能表與74LS169相同。它與74LS169的區(qū)別是：它是十進制計數(shù)器，當加法計數(shù)進入1001狀態(tài)后，進位輸出端OC有負脈沖輸出，寬度為一個時鐘周期。借位輸出與74LS169相同。圖6.5.4

74LS169的時序圖

2）同步級聯(lián)同步級聯(lián)時，外加時鐘信號同時接到各片的時鐘輸入端，用前一級的進位（或借位）輸出信號作為下一級的工作狀態(tài)控制信號（計數(shù)允許或使能信號）。只有當進位（或借位）信號有效時，時鐘輸入才能對后級計數(shù)器起作用。在同步級聯(lián)中，計數(shù)器的計數(shù)允許端（使能端）和進位端（或借位端）的連接有不同的方法，常見的有以下兩種：

(1)利用T端串行級聯(lián)，各片的T端與相鄰低位片的OC相連，級聯(lián)電路如圖6.5.6(a)所示。從圖中可以看出：圖6.5.5由兩片74LS161按異步級聯(lián)方式構(gòu)成的八位二進制計數(shù)器圖6.5.6

74LS161的兩種同步級聯(lián)方式

3．任意模值計數(shù)器集成計數(shù)器可以加適當反饋電路后構(gòu)成任意模值計數(shù)器。設(shè)計數(shù)器的最大計數(shù)值為N，若要得到一個模值為M（＜N）的計數(shù)器，則只要在N進制計數(shù)器的順序計數(shù)過程中，設(shè)法使之跳過（N-M）個狀態(tài)，只在M個狀態(tài)中循環(huán)就可以了。通常MSI計數(shù)器都有清0、置數(shù)等多個控制端，因此實現(xiàn)模M計數(shù)器的基本方法有兩種：一種是反饋清0法（或稱復(fù)位法），另一種是反饋置數(shù)法（或稱置數(shù)法）。圖6.5.7實現(xiàn)任意模值計數(shù)器的示意圖綜上所述，采用反饋清0法或反饋置數(shù)法設(shè)計任意模值計數(shù)器都需要經(jīng)過以下三個步驟：

(1)選擇模M計數(shù)器的計數(shù)范圍，確定初態(tài)和末態(tài)；

(2)確定產(chǎn)生清0或置數(shù)信號的譯碼狀態(tài)，然后根據(jù)譯碼狀態(tài)設(shè)計譯碼反饋電路；

(3)畫出模M計數(shù)器的邏輯電路。

【例6.5.1】用74LS161實現(xiàn)模7計數(shù)器。

解：74LS161具有異步清0和同步置數(shù)功能，因此可以采用異步清0法和同步置數(shù)法實現(xiàn)任意模值計數(shù)器。

(1)采用異步清0法。由于74LS161的異步清0端Cr是低電平有效，因此譯碼門采用與非門，過渡態(tài)為0111，模7計數(shù)器的態(tài)序表見表6.5.5(a)，反饋函數(shù)Cr=OCOBOA，邏輯圖見圖6.5.8（a），其工作波形如圖6.5.9所示。表6.5.5例6.5.1態(tài)序表圖6.5.8例6.5.1模7計數(shù)器的四種實現(xiàn)方法圖6.5.9例6.5.1異步清0法模7計數(shù)器的波形圖（2）采用同步置數(shù)法。置數(shù)法是通過控制同步置數(shù)端LD和預(yù)置輸入端DCBA來實現(xiàn)模M計數(shù)器。由于置數(shù)狀態(tài)可在N個狀態(tài)中任選，因此實現(xiàn)的方案很多，常用方法有以下三種：①同步置0法（使用前M個狀態(tài)計數(shù)）。

【例6.5.2】試分別用74LS161、74LS160實現(xiàn)模60計數(shù)器。

解：(1）用74LS161實現(xiàn)。因一片74LS161的最大計數(shù)值為16，故實現(xiàn)模60計數(shù)器必須用兩片74LS161。①大模分解法。將模60分解為60=6×10，用兩片74LS161分別構(gòu)成模6和模10計數(shù)器，然后級聯(lián)組成模60計數(shù)器，其邏輯電路如圖6.5.10(a)所示。

(2)用74LS160實現(xiàn)。也可采用大模分解法和整體置數(shù)法兩種方法。74LS160是十進制計數(shù)器，將兩片74LS161同步級聯(lián)后最大計數(shù)值為100。圖6.5.10(d）是用兩片74LS160用整體置0法構(gòu)成的模60計數(shù)器電路圖，其計數(shù)范圍是00000000～01011001。

5．可編程分頻器分頻器的主要功能是降低信號的頻率，其工作過程與計數(shù)器相似，都是在輸入脈沖信號的作用下完成若干個狀態(tài)的循環(huán)運行，因此分頻器也是計數(shù)器，其分頻系數(shù)與計數(shù)器的模值相同。與計數(shù)器不同的是,分頻器對狀態(tài)的編碼沒有要求，只要模值正確就可以，而計數(shù)器通常對狀態(tài)的編碼是有要求的。圖6.5.10例6.5.2模60計數(shù)器邏輯圖表6.5.6可編程計數(shù)器預(yù)置輸入數(shù)的設(shè)置

【例6.5.3】圖6.5.11為可編程分頻器，試分別求出M=100和M=200時的預(yù)置值I7～I0；若I7～I0=01101000,試求M值。圖6.5.11例6.5.3可編程分頻器

解：該電路為同步置數(shù)加法計數(shù)器，最大計數(shù)值N=256。根據(jù)預(yù)置值=N-M=［M］補，可求得：

(1)當M=(100)10=(01100100)2時，預(yù)置值為當M=(200)10=(11001000)2時，預(yù)置值為(2)當I7～I0=01101000時，由于M=［預(yù)］補，因此6.5.2集成寄存器和移位寄存器

1．常用集成寄存器（并行數(shù)據(jù)寄存器）目前可用于寄存并行二進制信息的集成寄存器（并行數(shù)據(jù)寄存器）有兩類：一類由多個電位型數(shù)據(jù)鎖存器構(gòu)成,如74LS373、74LS573(八D數(shù)據(jù)鎖存器)等；另一類由多個D觸發(fā)器（邊沿觸發(fā)器）構(gòu)成，如74LS374、74LS574(八D觸發(fā)器）等。圖6.5.12（a）是74LS573的邏輯符號，其功能表如表6.5.7所示。74LS573內(nèi)含八個數(shù)據(jù)鎖存器，LE為鎖存允許控制信號，高有效；輸出具有三態(tài)控制功能，OE為輸出允許控制信號，低有效。僅當OE=0時，內(nèi)部鎖存器的內(nèi)容輸出，否則輸出端浮空（輸出端呈高阻狀態(tài)）；當OE=0、LE=1時，數(shù)據(jù)輸入端（D端）的信號將直接傳送至輸出端（Q端）輸出，故稱74LS573是透明的。74LS373具有與74LS573完全相同的邏輯功能，僅引腳排列不同，它們常在微型計算機中用作地址鎖存器。圖6.5.12集成寄存器的邏輯符號表6.5.7

74LS573的功能表表6.5.8

74LS574的功能表

2．常用集成移位寄存器（串型數(shù)據(jù)寄存器）目前常用的MSI集成移位寄存器種類很多，如74LS195為四位單向移位寄存器，74LS164、74LS165、74LS166均為八位單向移位寄存器，74LS194為四位雙向移位寄存器，74LS198為八位雙向移位寄存器等。下面著重介紹74LS194雙向移位寄存器的邏輯功能及應(yīng)用。

1）四位雙向移位寄存器74LS194

74LS194是四位通用移存器，具有左移、右移、并行置數(shù)、保持、清除等多種功能，其內(nèi)部結(jié)構(gòu)與邏輯符號分別如圖6.5.13（a）、（b）所示，功能表如表6.5.9所示。圖6.5.13

74LS194四位雙向移位寄存器

2）集成移位寄存器的應(yīng)用移位寄存器可以用來實現(xiàn)數(shù)據(jù)的串-并變換，也可以構(gòu)成移位型計數(shù)器進行計數(shù)、分頻，還可以構(gòu)成序列碼發(fā)生器、序列碼檢測器等，它也是數(shù)字系統(tǒng)中應(yīng)用最廣泛的時序邏輯部件之一。圖6.5.14七位串入-并出轉(zhuǎn)換電路表6.5.10七位串入-并出轉(zhuǎn)換電路的狀態(tài)表圖6.5.15七位并入-串出轉(zhuǎn)換電路表6.5.11七位并入-串出狀態(tài)表圖6.5.16移位型計數(shù)器一般框圖（2）構(gòu)成移位型計數(shù)器。移位型計數(shù)器由移位寄存器加反饋網(wǎng)絡(luò)組成，其框圖如圖6.5.16所示。移位型計數(shù)器的狀態(tài)變化順序必須符合移位的規(guī)律，即因此，移位型計數(shù)器的設(shè)計很簡單，只需要設(shè)計第一級，即D1的反饋邏輯方程，其他各級都按移位寄存器方式連接即可。典型的移位型計數(shù)器有以下幾種：①環(huán)型計數(shù)器。n位環(huán)型計數(shù)器由n位移存器組成，其反饋邏輯方程為D1=Qn。圖6.5.17（a）是由74LS194構(gòu)成的四位環(huán)型計數(shù)器，其輸入方程為SR=Q3，根據(jù)移位規(guī)律作出完全狀態(tài)圖,如圖6.5.17（b）所示。若電路的起始狀態(tài)為Q0Q1Q2Q3=1000，則電路中循環(huán)移位一個1，環(huán)①為有效循環(huán)。若起始狀態(tài)為Q0Q1Q2Q3=1110，則電路中循環(huán)移位一個0，環(huán)②為有效循環(huán)?？梢?，四位環(huán)型計數(shù)器實際上是一個模4計數(shù)器。圖6.5.17四位環(huán)型計數(shù)器環(huán)型計數(shù)器結(jié)構(gòu)很簡單，其特點是每個時鐘周期可以只有一個輸出端為1（或0），因此可以直接用環(huán)型計數(shù)器的輸出作為狀態(tài)輸出信號或節(jié)拍信號，不需要再加譯碼電路。但它的狀態(tài)利用率低，n個觸發(fā)器或n位移存器只能構(gòu)成M=n的計數(shù)器，有（2n-n）個無效狀態(tài)。為了使環(huán)型計數(shù)器具有自啟動特性，設(shè)計時要進行修正。圖6.5.18（a）是修正后的四位環(huán)型計數(shù)器，它利用74LS194的預(yù)置功能，并進行全0序列檢測,有效地消除了無效循環(huán)，其狀態(tài)圖如圖6.5.1８（b）所示。圖6.5.18有自啟動特性的環(huán)型計數(shù)器②扭環(huán)型計數(shù)器（也稱循環(huán)碼或約翰遜計數(shù)器）。n位扭環(huán)型計數(shù)器由n位移存器組成，其反饋邏輯方程為：D1=Qn。

n位移存器可以構(gòu)成M=2n的計數(shù)器，無效狀態(tài)為（2n-2n）個。扭環(huán)型計數(shù)器的狀態(tài)按循環(huán)碼的規(guī)律變化，即相鄰狀態(tài)之間僅有一位代碼不同，因而不會產(chǎn)生競爭和冒險現(xiàn)象，且譯碼電路也比較簡單。圖6.5.19是由74LS194構(gòu)成的四位扭環(huán)型計數(shù)器及其狀態(tài)圖。它有一個無效循環(huán)，不能自啟動。圖6.5.2０所示的電路利用預(yù)置功能破壞無效循環(huán)使電路具有自啟動功能，其狀態(tài)圖讀者可以自行分析。圖6.5.19扭環(huán)型計數(shù)器圖6.5.20有自啟特性的扭環(huán)型計數(shù)器圖6.5.21用74LS194構(gòu)成的7分頻電路表6.5.12

M=7分頻器的狀態(tài)表6.5.3序列信號發(fā)生器序列信號是一組串行周期性的二進制碼。能夠產(chǎn)生一組或多組序列信號的電路稱為序列信號發(fā)生器，它在數(shù)字通信、雷達、遙控與遙測以及電子儀表等領(lǐng)域有著廣泛的應(yīng)用。序列信號發(fā)生器通常由移位寄存器或計數(shù)器構(gòu)成，其種類按照序列循環(huán)長度M和觸發(fā)器數(shù)目n的關(guān)系一般可分為以下三種：

(1)最大循環(huán)長度序列碼，M=2n。

(2)最長線性序列碼（m序列碼），M=2n-1。

(3)任意循環(huán)長度序列碼，M＜2n。圖6.5.22反饋移位型序列信號發(fā)生器的框圖

1.反饋移位型序列信號發(fā)生器反饋移位型序列信號發(fā)生器的結(jié)構(gòu)框圖如圖6.5.22所示，它由移位寄存器和組合反饋網(wǎng)絡(luò)組成，從移存器的某一輸出端可以得到周期性的序列碼。設(shè)計按以下步驟進行：

(1)確定移位寄存器位數(shù)n，并確定移位寄存器的M個獨立狀態(tài)。將給定的序列碼按照移位規(guī)律每n位一組，劃分為M個狀態(tài)。若M個狀態(tài)中出現(xiàn)重復(fù)現(xiàn)象，則應(yīng)增加移位寄存器的位數(shù)。用n+1位再重復(fù)上述過程，直到劃分為M個獨立狀態(tài)為止。

(2)根據(jù)M個不同狀態(tài)列出移存器的態(tài)序表和反饋函數(shù)表，求出反饋函數(shù)F的表達式。

(3)檢查自啟動性能。

(4)畫邏輯圖。

【例6.5.4】設(shè)計一個產(chǎn)生