verilog總線接口模塊的設(shè)計

2023/2/41第七章較復(fù)雜時序邏輯電路設(shè)計實踐概述1.一個簡單的狀態(tài)機設(shè)計－－序列檢測器序列檢測器就是將一個指定的序列從數(shù)字碼流中識別出來。本例中，我們將設(shè)計一個“10010”序列的檢測器。設(shè)X為數(shù)字碼流輸入，Z為檢出標(biāo)志輸出，高電平表示“發(fā)現(xiàn)指定序列”，低電平表示“沒有發(fā)現(xiàn)指定序列”?？紤]碼流為“110010010000100101…”，則如表所示。時鐘12345678910111213141516171819X110010010000100101…Z000001001000000010…西安電子科技大學(xué)

雷達(dá)信號處理國防科技重點實驗室2023/2/42西安電子科技大學(xué)

雷達(dá)信號處理國防科技重點實驗室第七章較復(fù)雜時序邏輯電路設(shè)計實踐－－序列檢測器設(shè)計2023/2/43

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雷達(dá)信號處理國防科技重點實驗室第七章較復(fù)雜時序邏輯電路設(shè)計實踐－－序列檢測器設(shè)計2023/2/44Moduleseqdet(x,z,clk,rst);Inputx,clk,rst;Outputz;Reg[2:0]state;A=3’d1,Wirez;ParameterIDLE=3’d0,A=3’d1,B=3’d2,C=3’d3,D=3’d4,E=3’d5,F=3’d6,G=3’d7,Assignz=(state==D&&X==0)?1:0;always@(posedgeclkornegedgerst)if(!rst)beginstate<=IDLE;endelsecasex(state)IDLE:if(x==1)state<=A;A:if(x==0)state<=B;B:if(x==0)state<=C;C:if(x==1)state<=D;elsestate<=G;D:if(x==0)state<=E;elsestate<=A;

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雷達(dá)信號處理國防科技重點實驗室2023/2/45

E:if(x==0)state<=C;elsestate<=A;F:if(x==1)state<=A;elsestate<=B;G:if(x==1)state<=F;elsestate<=G;default:state<=IDLE;endcaseendmodule

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雷達(dá)信號處理國防科技重點實驗室第七章較復(fù)雜時序邏輯電路設(shè)計實踐－－序列檢測器設(shè)計2023/2/46西安電子科技大學(xué)

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設(shè)計兩個可綜合的電路模塊:第一個模塊能把4位的平行數(shù)據(jù)轉(zhuǎn)換為符合以下協(xié)議的串行數(shù)據(jù)流，數(shù)據(jù)流用scl和sda兩條線傳輸，sclk為輸入的時鐘信號，data[3:0]為輸入數(shù)據(jù)，d_ena為數(shù)據(jù)輸入的使能信號。第二個模塊能把串行數(shù)據(jù)流內(nèi)的信息接收到，并轉(zhuǎn)換為相應(yīng)16條信號線的高電平，即若數(shù)據(jù)為1，則第一條線路為高電平，數(shù)據(jù)為n，則第N條線路為高電平。第七章較復(fù)雜時序邏輯電路設(shè)計實踐

2.并行數(shù)據(jù)流轉(zhuǎn)換為一種特殊串行數(shù)據(jù)流模塊的設(shè)計。西安電子科技大學(xué)

雷達(dá)信號處理國防科技重點實驗室2023/2/48通信協(xié)議：scl為不斷輸出的時鐘信號，如果scl為高電平，sda由高變低，串行數(shù)據(jù)流開始；如果scl為高電平時，sda由低變高，串行數(shù)據(jù)結(jié)束。sda信號的串行數(shù)據(jù)位必須在scl為低電平時變化，若變?yōu)楦邉t為1，否則為0。第七章較復(fù)雜時序邏輯電路設(shè)計實踐

2.并行數(shù)據(jù)流轉(zhuǎn)換為一種特殊串行數(shù)據(jù)流模塊的設(shè)計。西安電子科技大學(xué)

雷達(dá)信號處理國防科技重點實驗室2023/2/49－復(fù)雜數(shù)字系統(tǒng)設(shè)計實踐之一第8章講I2C總線接口模塊的設(shè)計西安電子科技大學(xué)

雷達(dá)信號處理國防科技重點實驗室2023/2/4101.二線制I2CCMOS串行EEPROM的簡介

串行EEPROM一般具有兩種寫入方式，一種是字寫入方式，還有一種是頁寫入方式，允許在一個周期內(nèi)同時對一個字到一頁的若干字節(jié)進行編程寫入。一頁的大小取決于芯片內(nèi)頁寄存器的大小。在這里只編寫串行EEPROM的一個字的寫入和讀出方式的VerilogHDL的行為模型代碼。西安電子科技大學(xué)

雷達(dá)信號處理國防科技重點實驗室2023/2/4112.總線特征介紹西安電子科技大學(xué)

雷達(dá)信號處理國防科技重點實驗室2023/2/412西安電子科技大學(xué)

雷達(dá)信號處理國防科技重點實驗室2.I2C總線特征介紹2023/2/413西安電子科技大學(xué)

雷達(dá)信號處理國防科技重點實驗室3.二線制I2CCMOS串行EEPROM的寫操作2023/2/4143.二線制I2CCMOS串行EEPROM的讀操作西安電子科技大學(xué)

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雷達(dá)信號處理國防科技重點實驗室EEPROM的VerilogHDL程序2023/2/416西安電子科技大學(xué)

雷達(dá)信號處理國防科技重點實驗室EEPROM的VerilogHDL程序2023/2/417西安電子科技大學(xué)

雷達(dá)信號處理國防科技重點實驗室EEPROM的VerilogHDL程序2023/2/418西安電子科技大學(xué)

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雷達(dá)信號處理國防科技重點實驗室EEPROM的VerilogHDL程序2023/2/420西安電子科技大學(xué)

雷達(dá)信號處理國防科技重點實驗室2023/2/421西安電子科技大學(xué)

雷達(dá)信號處理國防科技重點實驗室EEPROM的VerilogHDL程序2023/2/422簡化的RISC_CPU設(shè)計西安電子科技大學(xué)

雷達(dá)信號處理國防科技重點實驗室2023/2/423簡化的RISC_CPU設(shè)計西安電子科技大學(xué)

雷達(dá)信號處理國防科技重點實驗室2023/2/424西安電子科技大學(xué)

雷達(dá)信號處理國防科技重點實驗室簡化的RISC_CPU設(shè)計2023/2/425西安電子科技大學(xué)

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