電子技術(shù)基礎(chǔ)(第2版)-第三章

第3章用標(biāo)準(zhǔn)集成電路組成的數(shù)字鐘案例及相關(guān)的基礎(chǔ)知識(shí)邏輯代數(shù)基礎(chǔ)，各種門電路的功能及表示，并以TTL與非門、CMOS非門為例介紹門電路的特性和參數(shù)的內(nèi)涵；介紹觸發(fā)器和波形產(chǎn)生電路；介紹組合邏輯電路、時(shí)序邏輯電路，最后給出典型的綜合應(yīng)用電路數(shù)字鐘案例。3.1邏輯代數(shù)基礎(chǔ)3.1.1數(shù)制和碼制1.數(shù)制數(shù)制是指用符號(hào)組成數(shù)的體制。常用的有十進(jìn)制、二進(jìn)制和十六進(jìn)制。(1)十進(jìn)制數(shù)的數(shù)制。十進(jìn)制數(shù)用0～9共十個(gè)符號(hào)表示，基數(shù)為10，第i位的權(quán)重為10i，低位和高位的關(guān)系是逢十進(jìn)一。一個(gè)十進(jìn)制數(shù)按權(quán)重展開的形式如下：(2)二進(jìn)制數(shù)的數(shù)制。二進(jìn)制數(shù)用0和1共兩個(gè)符號(hào)表示，基數(shù)為2，自右向左第i位的權(quán)重為2i，低位和高位的關(guān)系是逢二進(jìn)一。一個(gè)二進(jìn)制數(shù)按權(quán)重展開的形式以及和等值的十進(jìn)制數(shù)的關(guān)系如下：(3)十六進(jìn)制數(shù)的數(shù)制。十六進(jìn)制數(shù)用0～9、A(10)、B(11)、C(12)、D(13)、E(14)、F(15)共十六個(gè)符號(hào)表示，基數(shù)為16，自右向左第i位的權(quán)重為16i，低位和高位的關(guān)系是逢十六進(jìn)一。一個(gè)十六進(jìn)制數(shù)按權(quán)重展開的形式以及和等值的十進(jìn)制數(shù)的關(guān)系如下：(4)不同數(shù)制之間的轉(zhuǎn)換。十六進(jìn)制數(shù)轉(zhuǎn)換成二進(jìn)制數(shù)，其方法是將十六進(jìn)制數(shù)以小數(shù)點(diǎn)為基準(zhǔn)，向左、向右把每一位十六進(jìn)制數(shù)轉(zhuǎn)換成等值的四位二進(jìn)制數(shù)即可。例如：二進(jìn)制數(shù)轉(zhuǎn)換成十六進(jìn)制數(shù)，其方法是將二進(jìn)制數(shù)以小數(shù)點(diǎn)為基準(zhǔn)，向左、向右每四位劃為一組，小數(shù)點(diǎn)后面的二進(jìn)制數(shù)不足四位的，可在后邊加０變成四位，小數(shù)點(diǎn)前面的二進(jìn)制數(shù)不足四位的，可在二進(jìn)制數(shù)的前面加０變成四位，然后把每組二進(jìn)制數(shù)轉(zhuǎn)換成等值的十六進(jìn)制數(shù)即可。例如：十進(jìn)制數(shù)轉(zhuǎn)換成二進(jìn)制數(shù)，其方法是首先要把整數(shù)和小數(shù)分開后分別轉(zhuǎn)換，然后再合并。例如把轉(zhuǎn)換成二進(jìn)制數(shù)時(shí)，先把轉(zhuǎn)換成二進(jìn)制數(shù)，再把轉(zhuǎn)換成二進(jìn)制數(shù)；整數(shù)部分的轉(zhuǎn)換方法是通過“除2取余，從低位到高位排列，直到商為0”，其余數(shù)即為二進(jìn)制數(shù)的整數(shù)。219余數(shù)低位29…124…122…021…00…1高位小數(shù)部分的轉(zhuǎn)換方法是把小數(shù)部分“乘2取整，從高位到低位排列，直到最后乘積的小數(shù)部分為0(或滿足位數(shù)要求)為止”，所取整數(shù)即為十進(jìn)制數(shù)小數(shù)部分轉(zhuǎn)換成的二進(jìn)制數(shù)的小數(shù)部分。0.625高位1…1.2500…0.500低位1…1.000合并后得２.碼制碼制是指用0和1的不同組合來編碼的體制。首先要說明，碼只是一個(gè)代號(hào)，不是“數(shù)”。碼所代表的是人們預(yù)先賦于它的某種特定的含義，例如某足球隊(duì)守門員的代號(hào)為0001號(hào)，前鋒的代號(hào)為0010號(hào)，后衛(wèi)的代號(hào)為0011號(hào)，但又可以把它看作是一個(gè)“數(shù)”，即把守門員稱作1號(hào)運(yùn)動(dòng)員，把前鋒稱作2號(hào)運(yùn)動(dòng)員，把后衛(wèi)稱作3號(hào)運(yùn)動(dòng)員。在出現(xiàn)各種代碼和十進(jìn)制數(shù)之間的對(duì)應(yīng)關(guān)系時(shí)，可以把代碼對(duì)應(yīng)的十進(jìn)制數(shù)理解成代碼的編號(hào)。代碼的形式很多，這里介紹幾種常見的代碼。(1)自然二進(jìn)制碼。自然二進(jìn)制碼在形式上和二進(jìn)制數(shù)完全一樣，因此完全可以把它當(dāng)做二進(jìn)制數(shù)看待。因?yàn)榘凑瞻讯M(jìn)制數(shù)轉(zhuǎn)換成的十進(jìn)制數(shù)就是自然二進(jìn)制碼和十進(jìn)制數(shù)的對(duì)應(yīng)關(guān)系，例如：(0111)自然二進(jìn)制碼(1101)自然二進(jìn)制碼(2)8421BCD碼(最常用的碼)。8421BCD碼是用4個(gè)0、1的不同組合而成的碼，且和一位十進(jìn)制數(shù)相對(duì)應(yīng)。碼和一位十進(jìn)制的對(duì)應(yīng)關(guān)系就是把碼按8421權(quán)重展開得到的十進(jìn)制數(shù)，例如：(0111)8421BCD碼(3)余3BCD碼。余3BCD碼也是用4個(gè)0、1組合成的碼，且和一位十進(jìn)制數(shù)相對(duì)應(yīng)。碼和一位十進(jìn)制數(shù)的對(duì)應(yīng)關(guān)系是把碼按8421權(quán)重展開所得到的十進(jìn)制數(shù)減3，例如：(0011)余3BCD碼(1010)余3BCD碼(4)格雷碼(Gray碼)。格雷碼是控制中常用的可靠性編碼，它的特點(diǎn)是每相鄰的兩個(gè)碼之間只有一位碼有差異。格雷碼和十進(jìn)制數(shù)之間的對(duì)應(yīng)關(guān)系比較難記，和十進(jìn)制0～15相對(duì)應(yīng)的四位格雷碼G3G2G1G0可以通過圖3.1得到。

G1G0G3G2000111100000000000110011200103010100701016011150110411110081101911111011101110100015100114101113101012圖3.1

16個(gè)格雷碼和(0～15)十六個(gè)十進(jìn)制數(shù)的對(duì)應(yīng)關(guān)系圖為了便于對(duì)照和進(jìn)一步加深對(duì)上述各種代碼和十進(jìn)制數(shù)的對(duì)應(yīng)關(guān)系，現(xiàn)把上述幾種代碼和十進(jìn)制數(shù)的對(duì)應(yīng)關(guān)系列表于表3.1中。表3.1常見代碼與十進(jìn)制數(shù)對(duì)應(yīng)關(guān)系表十進(jìn)制數(shù)自然二進(jìn)制數(shù)8421BCD碼余3BCD碼格雷碼00000000000110000100010001010000012001000100101001130011001101100010401000100011101105010101011000011160110011010010101701110111101001008100010001011110091001100111001101101010000100000100001111111511110001010101001000100018100100001100001001011不作要求12910000001000100101001010001011100不作要求3.1.2三種基本邏輯門及其表示在二值邏輯中，最基本的邏輯關(guān)系有三種，即與邏輯、或邏輯和非邏輯。數(shù)字電路中實(shí)現(xiàn)這三種邏輯的電路分別稱為與門電路、或門電路和非門電路。1.與邏輯所謂與邏輯是指一個(gè)邏輯事件的發(fā)生決定于幾個(gè)條件，當(dāng)這幾個(gè)條件都滿足時(shí)，這個(gè)事件就發(fā)生，否則就不發(fā)生的這樣一種因果關(guān)系，如圖3.2和表3.2。圖3.2是與邏輯的一個(gè)例子，其中開關(guān)A和B是決定邏輯事件燈L亮還是不亮的兩個(gè)條件，只有當(dāng)A、B都合上時(shí)，燈L才會(huì)亮，否則燈L就不亮。表3.2是此例的因果關(guān)系表。ABL斷斷滅斷合滅合斷滅合合亮圖3.2與邏輯舉例表3.2與邏輯舉例的因果關(guān)系表在邏輯代數(shù)中，通常把決定邏輯事件的幾個(gè)條件稱為邏輯變量，條件滿足時(shí)邏輯變量取值為1，條件不滿足時(shí)邏輯變量取值為0，事件發(fā)生時(shí)，L取值為1，事件不發(fā)生時(shí)，L為0。同時(shí)，在數(shù)字電路中，總是采用國(guó)家規(guī)定的邏輯圖形符號(hào)來表示其邏輯關(guān)系，因此與邏輯有如圖3.3、表3.3和邏輯運(yùn)算表達(dá)式(3-1)三種表示。ABL000010100111圖3.3與門邏輯符號(hào)表3.3與邏輯真值表(3-1)其中圖3.3是表示與邏輯的邏輯電路符號(hào)。在數(shù)字電路中，這個(gè)邏輯電路稱為與門電路；表3.3稱為真值表，它表示二值邏輯變量所有可能取值所對(duì)應(yīng)的邏輯事件的狀態(tài)；式(3-1)稱為邏輯函數(shù)表達(dá)式，與邏輯用邏輯乘運(yùn)算來表達(dá)和真值表相同的邏輯關(guān)系。中的“·”表示邏輯乘的運(yùn)算符號(hào)，有時(shí)可以省去，即也可寫成。2.或邏輯所謂或邏輯是指一個(gè)邏輯事件的發(fā)生決定于幾個(gè)條件，只要這幾個(gè)條件中有任何一個(gè)條件滿足時(shí)，這個(gè)事件就發(fā)生，只有所有條件都不滿足時(shí)，這個(gè)邏輯事件才不會(huì)發(fā)生的一種因果關(guān)系。圖3.4是一個(gè)或邏輯事件的舉例，其中開關(guān)A、B是決定邏輯事件燈L亮還是不亮的兩個(gè)條件。只要A、B中有一個(gè)合上，燈L就亮，只有A、B都不合上時(shí)，燈L才滅。表3.4是或邏輯舉例的因果關(guān)系表。在數(shù)字電路中，圖3.5、表3.5和式(3-2)是或邏輯的三種表示。ABL000011101111ABL斷斷滅斷合亮合斷亮合合亮圖3.4或邏輯舉例表3.4或邏輯舉例的因果關(guān)系表表3.5或邏輯真值表圖3.5或門邏輯符號(hào)

(3-2)3.非邏輯非邏輯是指邏輯事件的條件滿足了，邏輯事件就不發(fā)生，而條件不滿足時(shí)，邏輯事件反而發(fā)生的因果關(guān)系。圖3.6是一個(gè)非邏輯事件的舉例，其中開關(guān)A是決定非邏輯事件的條件，當(dāng)A合上時(shí)，燈L不亮，當(dāng)A斷開時(shí)，燈L就亮，表3.6是非邏輯舉例的因果關(guān)系表。非邏輯在數(shù)字電路中的三種表示見圖3.7、表3.7和式(3-3)AL斷亮合滅圖3.6非邏輯舉例AL0110(3-3)表3.6非邏輯舉例的因果關(guān)系表表3.7非邏輯真值表3.1.3由三種基本邏輯門導(dǎo)出的其它邏輯門及其表示在數(shù)字電路中，常用的邏輯門除基本邏輯門與門、或門、非門以外，還有與非門、或非門、與或非門、異或門和同或門等。這些門都可以用三種基本門的組合來實(shí)現(xiàn)，當(dāng)然這些門都有它們自已的三種表示。1.與非門與非門是實(shí)現(xiàn)先“與”后“非”的數(shù)字單元電路，與非門的邏輯函數(shù)表達(dá)式為：

(3-4)圖3.8(a)是先與后非的組合電路，圖3.8(b)是與非門邏輯符號(hào)，表3.8是與非門的真值表。ABL001011101110表3.8與非門真值表圖3.8與非門組合電路及邏輯符號(hào)2.或非門或非門是實(shí)現(xiàn)先“或”后“非”的數(shù)字單元電路，或非門的邏輯函數(shù)表達(dá)式為：

(3-５)圖3.9(a)是先或后非的組合電路，圖3.9(b)是或非門的邏輯符號(hào)，表3.9是或非門的真值表。ABL001010100110圖3.9或非門組合電路及邏輯符號(hào)表3.9或非門真值表3.與或非門與或非門是實(shí)現(xiàn)先“與”后“或”再“非”的數(shù)字單元電路，與或非門的邏輯函數(shù)表達(dá)式為：

(3-6)圖3.10(a)是先與后或再非的組合電路，圖3.10(b)是與或非門的邏輯符號(hào)，表3.10是與或非門的真值表。圖3.10與或非門組合電路及邏輯符號(hào)ABCDL00001000110010100110010010101101101011101000110011101011011011000110101110011110表3.10與或非門真值表4.異或門異或門是實(shí)現(xiàn)異或運(yùn)算的數(shù)字單元電路，所謂異或運(yùn)算是指在只有兩個(gè)輸入變量A、B的電路中，當(dāng)A和B取值不同時(shí)輸出為1，否則輸出為0，異或門的邏輯函數(shù)表達(dá)式為：

(3-7)圖3.11(a)是實(shí)現(xiàn)異或運(yùn)算的組合電路，圖3.11(b)是異或門的邏輯符號(hào)，表3.11是異或門的真值表。ABL000011101110圖3.11異或門組合電路及邏輯符號(hào)表3.11異或門真值表5.同或門同或門是實(shí)現(xiàn)同或運(yùn)算的數(shù)字單元電路，所謂同或運(yùn)算是指在只有2個(gè)輸入變量A、B的電路中，當(dāng)A和B取值相同時(shí)輸出為1，否則輸出為0，同或門的邏輯函數(shù)表達(dá)式為：L＝A⊙B＝ (3-8)圖3.12(a)是實(shí)現(xiàn)同或運(yùn)算的組合電路，圖3.12(b)是同或門的邏輯符號(hào)，表3.12是同或門的真值表。ABL001010100111圖3.12同或門組合電路及邏輯符號(hào)表3.12同或門真值表6.三態(tài)門三態(tài)門(ThreeState)簡(jiǎn)稱TS門，它是可控與非門，圖3.13(a)、(b)是三態(tài)門的邏輯符號(hào)，其中EN或是三態(tài)門的控制信號(hào)輸入端。對(duì)于圖3.13(a)，當(dāng)EN＝1時(shí)，S合上，此時(shí)的TS門就是一個(gè)普通的二輸入與非門，當(dāng)EN＝0時(shí)，S斷開，輸出L和門電路不通，稱為高阻狀態(tài)。對(duì)于圖3.13(b)，當(dāng)＝0時(shí)，S合上，＝1時(shí)呈現(xiàn)高阻狀態(tài)，表3.13和表3.14是和圖3.13(a)、(b)對(duì)應(yīng)的TS門的真值表。ENABL0××高阻1001101111011110ABL1××高阻0001001101010110圖3.13三態(tài)門邏輯示意圖表3.13三態(tài)門真值表a表3.14三態(tài)門真值表b在數(shù)字系統(tǒng)中，經(jīng)常要求多路輸出數(shù)據(jù)的總線傳送，利用三態(tài)門可以實(shí)現(xiàn)這種總線結(jié)構(gòu)，圖3.14給出了這種結(jié)構(gòu)圖，只要輪流定時(shí)地使各個(gè)三態(tài)門的＝0，并要保證在任何時(shí)刻只有一個(gè)＝0，這樣就可以把各路數(shù)據(jù)輪流地傳送到數(shù)據(jù)總線上。圖3.14用三態(tài)門構(gòu)成的多路數(shù)據(jù)總線傳送結(jié)構(gòu)圖7.集電極開路的與非門(OpenCollecterGate)集電極開路的與非門簡(jiǎn)稱OC門，圖3.15給出了OC門的邏輯符號(hào)，OC門在應(yīng)用時(shí)需要在輸出端外接一個(gè)電阻到電源上，用OC門可以實(shí)現(xiàn)“線與”，即用一條線可以實(shí)現(xiàn)兩個(gè)OC門輸出的“與”功能，如圖3.16。圖3.15

OC門邏輯符號(hào)圖3.16兩個(gè)OC門的“與”功能注意：前面所給出的各種門的邏輯符號(hào)是指國(guó)家標(biāo)準(zhǔn)符號(hào)，但是在很多書籍中也會(huì)經(jīng)?？吹竭^去曾經(jīng)用過的符號(hào)和國(guó)外的符號(hào)，讀者對(duì)三種形式的符號(hào)都應(yīng)掌握，表3.15即為三種邏輯符號(hào)的對(duì)照表。表3.15三種邏輯符號(hào)對(duì)照表名稱邏輯符號(hào)國(guó)標(biāo)曾用符號(hào)國(guó)外符號(hào)與門或門非門與非門或非門與或非門異或門同或門OC門三態(tài)與非門三態(tài)非門3.1.4同一邏輯關(guān)系的各種表示之間的相互轉(zhuǎn)換既然同一邏輯關(guān)系有三種不同的表示，那么這三種不同表示之間必然能互相轉(zhuǎn)換，經(jīng)常遇到的轉(zhuǎn)換有如下幾種：1.已知邏輯電路圖寫出邏輯函數(shù)表達(dá)式進(jìn)行這一轉(zhuǎn)換的方法是根據(jù)邏輯電路圖逐級(jí)寫出每個(gè)邏輯符號(hào)的輸出邏輯函數(shù)式，直到最后。如圖3.17所示。圖3.17根據(jù)邏輯電路圖寫出邏輯函數(shù)表達(dá)式2.已知邏輯函數(shù)表達(dá)式作出邏輯電路圖進(jìn)行這一轉(zhuǎn)換的方法是把邏輯函數(shù)中所有與、或、非等運(yùn)算式用相應(yīng)的邏輯門符號(hào)替代，并按照運(yùn)算優(yōu)先順序把這些邏輯門連接起來。例如已知邏輯函數(shù)：根據(jù)轉(zhuǎn)換方法畫出的邏輯電路如圖3.18所示。圖3.18根據(jù)邏輯函數(shù)表達(dá)式畫出的邏輯電路3.已知真值表寫出邏輯函數(shù)表達(dá)式由真值表寫出邏輯函數(shù)表達(dá)式的一般方法是：首先找出真值表中使邏輯函數(shù)L＝1的那些輸入變量取值的組合，每組輸入變量取值的組合對(duì)應(yīng)一個(gè)乘積項(xiàng)，其中取值為1的寫出邏輯變量的原變量，取值為0的寫出邏輯變量的非變量，然后把這些乘積項(xiàng)相加，即得L的邏輯函數(shù)表達(dá)式。如由真值表3.16，可寫出的邏輯函數(shù)表達(dá)式為：ABCL使L＝1所對(duì)應(yīng)的乘積項(xiàng)00000011010101101001101011001111表3.16

4.已知邏輯函數(shù)列出真值表已知邏輯函數(shù)表達(dá)式列真值表的方法是：首先把輸入變量的取值的各種組合按二進(jìn)制數(shù)由小到大排列，然后把每一個(gè)組合的邏輯變量的取值代入邏輯函數(shù)式，求出邏輯函數(shù)的值即可。例如邏輯函數(shù)列真值表時(shí)把ABC的取值組合由000、001、……、111從小到大排列，然后分別計(jì)算出ABC＝001～111時(shí)所對(duì)應(yīng)的Ｌ的值，表3.17是的真值表和L的計(jì)算過程。真值表L值的計(jì)算過程ABCL0000L＝1?0+0+0?1?0＝00011L＝1?0+1+0?1?1＝10101L＝1?1+0+0?0?0＝10111L＝1?1+1+0?0?1＝11000L＝0?0+0+1?1?0＝01011L＝0?0+1+1?1?1＝11100L＝0?1+0+1?0?0＝01111L＝0?1+1+1?0?1＝1表3.17

3.1.5邏輯代數(shù)的基本公式和基本定律1.由與、或、非基本邏輯推理出的與、或、非運(yùn)算的基本公式

根據(jù)邏輯乘的定義有： 0?0＝00?1＝01?0＝01?1＝1由此可推理出與運(yùn)算基本公式為：A?0＝0A?1＝AA?＝0A?A＝A根據(jù)邏輯或的定義有： 0＋0＝00＋1＝１1＋0＝１1＋1＝1由此可推理出與運(yùn)算基本公式為：A＋１＝１A＋０＝AA＋A＝AA＋＝１根據(jù)邏輯非的定義有：

由此可推理出非運(yùn)算基本公式為：２.和普通代數(shù)相同的定律有交換律、結(jié)合律和分配律(1)交換律：A·B＝B·AA＋B＝B＋A(2)結(jié)合律：A·B·C＝A·(B·C)A＋B＋C＝A＋(B＋C)(3)分配律：A·(B+C)＝AB＋AC(A＋B)(A＋C)＝A＋B·C其中：３.狄摩根定律：狄摩根定律為：3.1.6邏輯函數(shù)的卡諾圖化簡(jiǎn)邏輯函數(shù)和實(shí)現(xiàn)邏輯函數(shù)的數(shù)字電路是對(duì)應(yīng)的，邏輯函數(shù)簡(jiǎn)化了，則相應(yīng)的數(shù)字電路也就簡(jiǎn)單了。功能不變，電路簡(jiǎn)單，當(dāng)然是我們所追求的。邏輯函數(shù)的化簡(jiǎn)通常有公式化簡(jiǎn)和卡諾圖化簡(jiǎn)兩種方法，公式化簡(jiǎn)沒有固定的步驟，化簡(jiǎn)結(jié)果是不是一定最簡(jiǎn)也難以判斷，而卡諾圖化簡(jiǎn)有固定的步驟，容易掌握。按步驟正確化簡(jiǎn)的結(jié)果一定是最簡(jiǎn)的與或表達(dá)式，所以本書中只介紹卡諾圖化簡(jiǎn)方法。１.邏輯函數(shù)的最小項(xiàng)及其表示所謂邏輯函數(shù)的最小項(xiàng)，是指在有n個(gè)變量的邏輯函數(shù)中，有這樣一些乘積項(xiàng)，n個(gè)變量中的每一個(gè)變量，要么以原變量，要么以非變量出現(xiàn)在這些乘積項(xiàng)中，且只出現(xiàn)一次，這樣的一些乘積項(xiàng)稱邏輯函數(shù)的最小項(xiàng)。n個(gè)變量的所有最小項(xiàng)為2n項(xiàng)。例如三變量A、B、C邏輯函數(shù)的所有的最小項(xiàng)為共23＝8項(xiàng)如果把三變量的最小項(xiàng)～看作是最小項(xiàng)的定義式的話，為了表示簡(jiǎn)便，在書寫最小項(xiàng)表達(dá)式時(shí)常用它的代號(hào)，常用的代號(hào)有如下三種：、、

(1)輸入變量的每組取值總使一個(gè)最小項(xiàng)的值為1，如ABC取值分別為0、1、0時(shí)，只有最小項(xiàng)＝1，因此010可作為的代號(hào)，所以ABC各組取值000～111可作為～的代號(hào)。(2)把每組取值當(dāng)作二進(jìn)制數(shù)，然后把二進(jìn)制數(shù)轉(zhuǎn)換成十進(jìn)制數(shù)，因此和每個(gè)二進(jìn)制數(shù)對(duì)應(yīng)的十進(jìn)制數(shù)0～7可作為～的代號(hào)。(3)用相應(yīng)的十進(jìn)制數(shù)對(duì)應(yīng)最小項(xiàng)編號(hào)，0編成m0，２編成m2，因此m0～m7可作為～的代號(hào)。在寫邏輯函數(shù)最小項(xiàng)表達(dá)式時(shí)，可以用代號(hào)表示。例如：2.任何一個(gè)邏輯函數(shù)都可以化為用最小項(xiàng)之和表示的形式(1)給定的邏輯函數(shù)為與或表達(dá)式。當(dāng)給定的邏輯函數(shù)為與或表達(dá)式時(shí)，只要利用基本公式對(duì)所缺變量的項(xiàng)進(jìn)行補(bǔ)變量。例3.1給定的邏輯函數(shù)為解：(2)給定的邏輯函數(shù)具有公共非號(hào)。當(dāng)給定的邏輯函數(shù)具有公共非號(hào)時(shí)，可以反復(fù)使用狄摩根定律，去掉公共非號(hào)，直到只存在單個(gè)變量上有非為止，如果缺變量，再按(1)進(jìn)行補(bǔ)變量。例3.2給定的邏輯函數(shù)為解：3.卡諾圖卡諾圖是注上邏輯函數(shù)的最小項(xiàng)所在位置標(biāo)記的方格圖，由于邏輯函數(shù)的最小項(xiàng)定義式可以用代號(hào)表示。通常用代號(hào)十進(jìn)制數(shù)作為標(biāo)記，寫在方格的右下方，這樣可以避免填卡諾圖時(shí)填上的符號(hào)和標(biāo)記混淆。圖3.19(a)、(b)、(c)、(d)是二變量到五變量的卡諾圖。(a)二變量最小項(xiàng)卡諾圖(b)三變量最小項(xiàng)卡諾圖(c)四變量最小項(xiàng)卡諾圖(d)五變量最小項(xiàng)卡諾圖圖3.19二變量到五變量的卡諾圖4.已知邏輯函數(shù)的任何一種表示填卡諾圖(1)已知邏輯函數(shù)的最小項(xiàng)表達(dá)式填卡諾圖。把邏輯函數(shù)表達(dá)式中各個(gè)最小項(xiàng)在卡諾圖相應(yīng)的方格中填上“1”，其余填上“0”。通常0可以不填，因?yàn)槌?就是0，不填0，看起1方格來反而一目了然。例如，根據(jù)邏輯函數(shù)的最小項(xiàng)表達(dá)式填好后的卡諾圖如圖3.20。圖3.20填好的卡諾圖(2)已知真值表填卡諾圖。在真值表中，使L＝1的變量取值所對(duì)應(yīng)的最小項(xiàng)在卡諾圖相應(yīng)的方格中填1即可，根據(jù)真值表3.18，填好后的卡諾圖如圖3.21所示。十進(jìn)制數(shù)ABCDL000001100010200101300110401001501010601101701110810001910010101010011101101211000131101114111001511111表3.18已知的真值表圖3.21根據(jù)表3.18填好后的卡諾圖(3)已知邏輯函數(shù)的與或表達(dá)式填卡諾圖。若已知的邏輯函數(shù)表達(dá)式不是最小項(xiàng)之和的形式，一般的方法是可以先化成最小項(xiàng)之和的形式，再按(1)所述方法填卡諾圖。但是當(dāng)已知的邏輯函數(shù)不是最小項(xiàng)之和的形式，而是與或表達(dá)式時(shí)，可直接填卡諾圖，例如已知邏輯函數(shù)填卡諾圖。在根據(jù)與或表達(dá)式填卡諾圖之前，首先搞清楚兩個(gè)問題：第一，邏輯函數(shù)中每一個(gè)原變量和非變量在卡諾圖中所在的區(qū)域。例如原變量A，通過補(bǔ)變量即A所在區(qū)域是卡諾圖下半部分的八個(gè)方格，同樣我們可以證明每一個(gè)原變量或非變量所在區(qū)域，如圖3.22所示。第二，與或表達(dá)式中的每一項(xiàng)在卡諾圖中所在的區(qū)域。如項(xiàng)通過補(bǔ)變量知所在區(qū)域?yàn)樗趨^(qū)域和C所在區(qū)域的交疊區(qū)域，同樣可以證明由三個(gè)變量的乘積項(xiàng)所在的區(qū)域是三個(gè)變量所在區(qū)域的交疊區(qū)域。在弄清楚上述兩個(gè)規(guī)律的前提下，已知邏輯函數(shù)的與或表達(dá)式填卡諾圖的方法也就得到了，即：把與或表達(dá)式中的每一個(gè)乘積項(xiàng)(含只有一個(gè)變量和多個(gè)變量)在它所在區(qū)域的方格內(nèi)填1，當(dāng)一個(gè)方格被填上兩個(gè)或兩個(gè)以上的1時(shí)，根據(jù)1＋1＝1的運(yùn)算關(guān)系，只相當(dāng)于一個(gè)1。按邏輯函數(shù)所填卡諾圖如圖3.23(a)、(b)所示，圖3.23(a)為按區(qū)域填1的過程示意圖，圖3.23(b)為實(shí)際填好的卡諾圖。圖3.22原變量非變量所在區(qū)域分布圖(a)按區(qū)域填1的過程示意圖(b)實(shí)際填好的卡諾圖圖3.23按所在區(qū)域填卡諾圖的過程示意圖5.用卡諾圖化簡(jiǎn)邏輯函數(shù)的步驟和化簡(jiǎn)舉例(1)用卡諾圖化簡(jiǎn)邏輯函數(shù)的步驟①畫卡諾圖并根據(jù)給出的邏輯函數(shù)填卡諾圖。②把排列成矩形的1、2、4、8個(gè)相鄰的1方格畫進(jìn)相應(yīng)的包圍圈內(nèi)，包圍圈越大越好，包圍圈的個(gè)數(shù)越少越好，同一個(gè)1方格可多次被不同的包圍圈所包圍，但是新包圍圈必須有新的1方格，單獨(dú)的一個(gè)1方格也不要漏掉，注意正確畫包圍圈是用卡諾圖化簡(jiǎn)的關(guān)鍵一步。 ③一個(gè)包圍圈對(duì)應(yīng)于一個(gè)乘積項(xiàng)，寫出各個(gè)包圍圈的乘積項(xiàng)表達(dá)式。④把各個(gè)乘積項(xiàng)相加，即得最簡(jiǎn)的邏輯函數(shù)與或表達(dá)式。(2)相鄰的概念。1方格的相鄰有直接相鄰、左右相鄰、上下相鄰和四角相鄰，如圖3.24所示。

(a)直接相鄰 (b)左右相鄰

(c)上下相鄰 (d)四角相鄰圖3.24相鄰的卡諾圖(3)用卡諾圖化簡(jiǎn)邏輯函數(shù)舉例： 例3.3已知邏輯函數(shù)用卡諾圖化簡(jiǎn)。解：①畫卡諾圖，并根據(jù)邏輯函數(shù)填卡諾圖，如圖3.25所示。②畫出包圍圈。③寫出各個(gè)包圍圈的乘積項(xiàng)并相加得到最簡(jiǎn)的邏輯函數(shù)與或表達(dá)式。其中：

(0、4、8、12是和所在區(qū)域的交疊區(qū))(0、2、8、10是和所在區(qū)域的交疊區(qū))所以圖3.25例3.3的卡諾圖例3.4把下列邏輯函數(shù)化成最簡(jiǎn)的與或表達(dá)式。解：①畫出邏輯函數(shù)La、Lb、Lc、Ld的卡諾圖，并根據(jù)La、Lb、Lc、Ld填卡諾圖，如圖3.26所示。②畫出各個(gè)卡諾圖內(nèi)1方格的包圍圈。③求出各個(gè)卡諾圖內(nèi)各個(gè)包圍圈相應(yīng)的乘積項(xiàng)并相加得最簡(jiǎn)邏輯函數(shù)的與或表達(dá)式為：

(a) (b)

(c) (d)圖3.26例3.4的四個(gè)卡諾圖(4)具有無關(guān)最小項(xiàng)邏輯函數(shù)的化簡(jiǎn)。邏輯函數(shù)所有2n個(gè)最小項(xiàng)中有時(shí)會(huì)有一些最小項(xiàng)是受約束的項(xiàng)(不允許出現(xiàn))或者是任意項(xiàng)(有這些項(xiàng)還是無這些項(xiàng)對(duì)邏輯函數(shù)沒有影響)，這些約束項(xiàng)和任意項(xiàng)統(tǒng)稱無關(guān)最小項(xiàng)，例如8421BCD碼中1010～1111就不允許出現(xiàn)的約束項(xiàng)。由于無關(guān)最小項(xiàng)在邏輯函數(shù)中要么不會(huì)出現(xiàn)，要么對(duì)邏輯函數(shù)無影響，因此這些無關(guān)最小項(xiàng)在卡諾圖中相應(yīng)的方格中是1或是0都無所謂。在填卡諾圖時(shí)，這些無關(guān)最小項(xiàng)在相應(yīng)的方格中填“×”，以示區(qū)別。在畫包圍圈時(shí)，可把“×”當(dāng)1看待，也可把“×”當(dāng)0看待。究竟把“×”當(dāng)1還是當(dāng)0，應(yīng)根據(jù)需要而定。例3.5用卡諾圖化簡(jiǎn)邏輯函數(shù)：其中中的七個(gè)最小項(xiàng)是無關(guān)最小項(xiàng)。解：①畫出卡諾圖，在中的最小項(xiàng)在卡諾圖相應(yīng)的方格中填1，在中的無關(guān)最小項(xiàng)在卡諾圖相應(yīng)方格中填“×”，如圖3.27(a)、(b)所示。②在圖3.27(a)中只對(duì)1方格畫包圍圈，并求出化簡(jiǎn)后邏輯函數(shù)為在圖3.27(b)中，充分利用“×”項(xiàng)把包圍圈畫大，并求出化簡(jiǎn)后的邏輯函數(shù)為顯然L比簡(jiǎn)單，因此充分利用無關(guān)項(xiàng)把包圍圈畫大，可以把邏輯函數(shù)簡(jiǎn)化得更簡(jiǎn)單。

(a)沒有利用無關(guān)項(xiàng)化簡(jiǎn) (b)充分利用無關(guān)項(xiàng)化簡(jiǎn)圖3.27例3.5的卡諾圖3.2門電路門電路包括與門、或門、非門、與非門、或非門、與或非門、異或門、同或門、三態(tài)門、OC門等等，這些門電路是構(gòu)成數(shù)字電路的單元電路。前面已經(jīng)講到的三種表示，給出了這些門電路的邏輯功能。從構(gòu)成這些門的器件來分，通常可以分為兩類，即TTL和CMOS。TTL(Transistor-Transistor-Logic)是晶體管－晶體管邏輯電路的簡(jiǎn)稱；CMOS(ComplementMetal-Oxide-Semiconductor)是互補(bǔ)對(duì)稱金屬氧化物半導(dǎo)體的簡(jiǎn)稱。同一個(gè)與非門，有TTL與非門和CMOS與非門之分，它們的三種表示即邏輯功能是一樣的，但它們的特性參數(shù)是有差異的。目前這兩類門在市場(chǎng)上都有大量供應(yīng)，分析兩類門的特性參數(shù)，目的是在實(shí)際使用門電路時(shí)，能根據(jù)實(shí)際要求正確選用和使用。3.2.1以TTL與非門為例介紹TTL門電路的特性參數(shù)1.TTL7400系列與非門的組成及功能分析圖3.28(a)、(b)是7400系列與非門的電原理圖和它的邏輯符號(hào)，圖3.28(c)是7400兩輸入四與非門的集成電路的管腳圖。(a)(b)(c)圖3.28在圖3.28(a)中，V1是多發(fā)射極晶體管，R1、V1電路及它的等效電路如圖3.29(a)、(b)所示，由圖3.29(b)可以看出R1、V1電路相當(dāng)于與門，實(shí)現(xiàn)“與”功能，UP是與門的輸出端，當(dāng)A、B中有一個(gè)低電平時(shí)，UP為低電平，只有當(dāng)A、B全為高電平時(shí)，UP才是高電平。V2、R2、R3是一個(gè)反相器，實(shí)現(xiàn)非功能。R4、V3、VD、V4是推拉式輸出級(jí)。在圖3.28(a)中，當(dāng)A、B中有一個(gè)是低電平0.3V時(shí)，UP=1V，V2、V4截止，V3導(dǎo)通，L輸出高電平UOH，UOH≈3.6V。當(dāng)A、B全為高電平時(shí)，UP=2.1V，V2、V4導(dǎo)通，V3截止，L輸出低電平UOL，UOL≈0.3V，因此圖3.28(a)具有“與非”功能。(a)R1、V1電路(b)R1、V1電路的等效電路圖3.292.TTL與非門的傳輸特性傳輸特性是指TTL與非門電路的輸入電壓ui和輸出電壓uo之間的關(guān)系，ui和uo之間的關(guān)系可以通過實(shí)際測(cè)量得到。如圖3.30(a)、(b)所示，圖3.30(a)為測(cè)量電路示意圖，圖3.30(b)為測(cè)出的傳輸特性曲線。

(a)測(cè)量電路(b)傳輸特性曲線圖3.30測(cè)量電路與傳輸特性曲線由傳輸特性曲線，不難理解下列TTL電路的特性參數(shù)。輸出高電平UoH：一般UoH＝(2~3.6)V。輸出低電平UoL：一般UoL＝(0.1~0.8)V。輸入低電平UiL：一般UiL＝(0.1~0.8)V。輸入高電平UiH：一般UiH＝(2~3.6)V。關(guān)門電平UoF：門輸出高電平的狀態(tài)稱關(guān)門。關(guān)門電平是指ui<UoF時(shí)保證門輸出高電平的閥值電壓。開門電平UoN：門輸出低電平的狀態(tài)稱開門。開門電平是指ui＞UoN時(shí)保證門輸出低電平的閥值電壓。轉(zhuǎn)換電壓UT：當(dāng)ui＝UT時(shí)門的輸出處于轉(zhuǎn)換狀態(tài)。TTL與非門的UT≈1.4V低電平噪聲容限UNL：當(dāng)正常輸入U(xiǎn)iL時(shí)，在UiL上疊加一個(gè)正干擾電壓UN，只要UN不大于UNL，門輸出高電平的狀態(tài)不會(huì)改變，UNL＝UoFF-UiL。高電平噪聲容限UNH：當(dāng)正常輸入U(xiǎn)iH時(shí)，在UiH上疊加一個(gè)負(fù)干擾電壓UN，只要UN不大于UNH，門輸出低電平的狀態(tài)不會(huì)改變，UNH＝UiH-UoN。3.TTL與非門的輸入特性輸入特性是指輸入電壓ui和輸入電流ii之間的關(guān)系。(1)輸入電流IiS、IiL和IiH。IiS稱輸入短路電流，是ui＝0時(shí)的輸入電流，如圖3.31(a)所示，輸入短路電流IiS由輸入端流向電路地。

(3-9)IiL稱輸入低電平電流，是ui＝UiL時(shí)的輸入電流，如圖3.31(b)所示，輸入低電平電流IiL由輸入端經(jīng)UiL流向電路地。

(3-10)IiH稱輸入高電平電流，是ui＝UiH時(shí)的輸入電流，如圖3.31(c)所示，輸入高電平電流IiH由輸入端流入，IiH是b1e1結(jié)(PN結(jié))的反向漏電流，IiH很小，一般為幾十微安。(a)輸入短路電流IiS(b)輸入低電平電流IiL圖3.31輸入電流示意圖(c)輸入高電平電流IiH(2)輸入端接一個(gè)電阻到地的情況分析。當(dāng)輸入端接一個(gè)電阻到地時(shí)，從電源VCC(5V)通過R1→V1的b1e1結(jié)→R→地有電流I流過R，如圖3.32(a)，當(dāng)R較小時(shí)UA＝UR必然較小。

(3-11)只要UA＜UOFF≈1.3V(相當(dāng)于R＜1.7KΩ)，UA還屬于低電平。由于UA隨著R的增大而增大，當(dāng)UA增大到1.4V時(shí)(相當(dāng)于R＞2KΩ)，V2、V4導(dǎo)通，流過R1的電流不再全部流進(jìn)R，而被V2、V4的發(fā)射極通道分流，UP被鉗位在2.1V，所以UA＝2.1V－0.7V＝1.4V，不會(huì)再增大，如圖3.32(b)所示。輸入懸空，相當(dāng)于輸入接一個(gè)無窮大的電阻到地，且流過R1的電流全部流進(jìn)V2、V4的發(fā)射極通道，輸入相當(dāng)于接高電平。

(a)圖3.32

(b)通過以上分析可以得到如下結(jié)論：在實(shí)際使用TTL門電路時(shí)，如果要求輸入接一個(gè)電阻到地，又要保證輸入可靠為0邏輯，則所接電阻R應(yīng)小于700Ω，若所接電阻R大于2.5KΩ，則輸入相當(dāng)于1邏輯。懸空相當(dāng)于接高電平，但是懸空容易接收干擾，因此對(duì)于TTL與非門的多余輸入端，或要求接1邏輯的輸入端，均應(yīng)把輸入端接電源。把一個(gè)門的輸出信號(hào)送給下一級(jí)電路作輸入信號(hào)，中間接有電阻R時(shí)，其阻值不應(yīng)大于700Ω，否則信號(hào)不能可靠傳送。如圖3.3所示。圖3.33

4.TTL與非門的輸出特性和扇出系數(shù)N輸出特性是指輸出電壓和輸出電流的關(guān)系。扇出系數(shù)N是指門電路能驅(qū)動(dòng)同類門的個(gè)數(shù)，扇出系數(shù)N是由輸出特性決定的。(1)輸出低電平特性和扇出系數(shù)NL。圖3.34(a)是7400系列TTL與非門輸出低電平時(shí)驅(qū)動(dòng)若干個(gè)同類門的電原理示意圖。由圖可知，輸出低電平時(shí)，每驅(qū)動(dòng)一個(gè)門，就有一個(gè)所驅(qū)動(dòng)門的輸入低電平電流IiL成為該門輸出低電平輸出電流IoL的一部分，要保證輸出門在驅(qū)動(dòng)后級(jí)門時(shí)的輸出保持低電平狀態(tài)，流進(jìn)輸出門的低電平輸出電流IoL是有限度的。因此

(3-12)就成為門輸出低電平時(shí)最大允許驅(qū)動(dòng)同類門的個(gè)數(shù)，對(duì)于7400系列，IoLmax＝16mA，IiL＝1mA，所以NL＝16。由于一個(gè)門驅(qū)動(dòng)后級(jí)門邏輯電路的連接形式象一把紙扇的骨架，所以稱NL為扇出系數(shù)，如圖3.34(b)所示。

(a)帶灌電流負(fù)載示意圖圖3.34

TTL與非門輸出低電平時(shí)帶灌電流負(fù)載示意圖(b)扇出系數(shù)的形象說明示意圖(2)輸出高電平特性和扇出系數(shù)NH。圖3.35是輸出高電平時(shí)驅(qū)動(dòng)若干個(gè)同類門的電原理示意圖。其中對(duì)于7400系列IoH＝0.4mA，IiH＝40μA，所以

(3-13)綜合上述兩種情況，7400系列TTL與非門電路的扇出系數(shù)N＝10，當(dāng)然不同系列的N是不同的，在使用時(shí)可查閱有關(guān)手冊(cè)。圖3.35

TTL與非門輸出高電平帶拉電流負(fù)載示意圖5.TTL與非門的平均傳輸延遲時(shí)間tpd和靜態(tài)功耗PCC(1)平均傳輸延遲時(shí)間tpd。當(dāng)與非門輸入一個(gè)方波時(shí)，如輸出波形是一個(gè)倒相的方波，則很容易看出輸出波形對(duì)輸入波形總有一個(gè)延遲時(shí)間，如圖3.36所示，從輸入波形上升邊的中點(diǎn)到輸出波形下降邊中點(diǎn)的延遲時(shí)間為tPHL，從輸入波形下降邊中點(diǎn)到輸出波形上升邊中點(diǎn)的延遲時(shí)間為tPLH，并定義平均傳輸時(shí)間

(3-14)7400系列的tPHL≈7ns，tPLH≈11ns，tpd≈9ns。tpd的存在限制了門電路工作頻率的上限。圖3.36

TTL與非門的平均傳輸延遲時(shí)間tpd定義的示意圖(2)功耗PCC。門電路的功耗分靜態(tài)功耗和動(dòng)態(tài)功耗。靜態(tài)功耗是指門電路加上電源電壓后，在不帶任何負(fù)載的情況下，門電路輸出高電平時(shí)電源提供給門電路的功率PCCH和門電路輸出低電平時(shí)電源提供給門電路的功率PCCL的平均值。

(3-15)由于TTL門電路的電源電壓VCC是固定的，VCC＝5V，所以ICCH和ICCL是門輸出高電平和門輸出低電平時(shí)，電源提供給門電路的靜態(tài)電流。圖3.37(a)和(b)分別是ICCH和ICCL的電原理圖，由圖可知與非門輸出高電平時(shí)，輸入必有一個(gè)是低電平，同時(shí)V2、V4截止。

(3-16)當(dāng)門電路輸出低電平時(shí)，門的所有輸入都為高電平，同時(shí)V2、V4導(dǎo)通，V3截止。(a)(b)圖3.37

ICCH和ICCL的電原理圖動(dòng)態(tài)功耗是指門電路在工作時(shí)的功耗，由于門電路在工作時(shí)，輸出總在不斷轉(zhuǎn)換狀態(tài)，在轉(zhuǎn)換狀態(tài)期間，會(huì)出現(xiàn)V3、V4同時(shí)導(dǎo)通的狀態(tài)。因此在輸出狀態(tài)轉(zhuǎn)換時(shí)會(huì)在V3、V4通道流過尖峰電流。所以動(dòng)態(tài)功耗比靜態(tài)功耗要大，轉(zhuǎn)換頻率超高，tpd越大，動(dòng)態(tài)功耗就越大。因此動(dòng)態(tài)功耗的數(shù)值無法在手冊(cè)中給出，動(dòng)態(tài)功耗最大時(shí)可達(dá)到靜態(tài)功耗的2倍左右，這一情況在估計(jì)數(shù)字電路功耗時(shí)應(yīng)充分考慮。3.2.2以CMOS非門為例介紹CMOS門電路的特性參數(shù)1.CMOS非門的組成和功能分析CC4000系列CMOS非門的電路、邏輯符號(hào)及六非門集成電路CC4069管腳圖如圖所示。圖3.38

CC4000系列CMOS非門的電路、邏輯符號(hào)及六非門集成電路CC4069管腳圖由非門電路圖3.38(a)知，CMOS非門是由一個(gè)PMOS管VP和一個(gè)NMOS管VN組成的推拉式電路，令UVP、UVN表示VP和VN的開啟電壓。UVP為負(fù)值，且當(dāng)時(shí)(VDD一般為3V～15V，VDDmax＝18V)，電路輸入和輸出之間為非邏輯關(guān)系。即當(dāng)Ui＝UiL＝0V時(shí)，有所以Uo＝UoH＝VDD。當(dāng)Ui＝UiH＝VDD時(shí)，有所以Uo＝UoL＝0。2.CMOS非門的電壓傳輸特性和電流傳輸特性一般VN和VP具有相同的導(dǎo)通內(nèi)阻(約1KΩ)和相同的截止內(nèi)阻(約106KΩ)，uo隨ui的變化關(guān)系即電壓傳輸特性、Io隨ui變化關(guān)系即電流傳輸特性如圖3.39所示。在電壓傳輸特性曲線的AB段，ui＝UgsN＜UVN，＞UVP，所以VN截止，VP導(dǎo)通，通過內(nèi)阻分壓，uo＝UoH≈VDD。圖3.39

CMOS非門的傳輸特性在電壓傳輸特性曲線的EF段，ui＝UgsN＞UVN，＜UVP，VN導(dǎo)通，VP截止，通過內(nèi)阻分壓uo＝UoL≈0。在電壓傳輸特性曲線的BCDE段，UgsN＜ui＜VDD－，VN、VP均導(dǎo)通，特別是在CD段，ui≈VDD，兩管導(dǎo)通內(nèi)阻相同，內(nèi)阻分壓的結(jié)果使uo＝VDD，這是CMOS非門快速轉(zhuǎn)換輸出狀態(tài)的區(qū)域，所以CMOS非門輸出狀態(tài)轉(zhuǎn)換的閥值電壓UT＝VDD。特別要指出的就是在電壓傳輸特性的BCDE段，由于VN、VP均導(dǎo)通，自電源通過VP、VN到地有電流iD流過，在CD段iD＝IDmax，如圖3.39(b)所示。由圖3.30(a)不難理解CMOS非門的下列特性參數(shù)：輸出高電平UoH＝VDD，輸出低電平UoL＝0；輸入高電平UiH＝VDD，輸入低電平UiL＝0；高電平噪聲容限UNH＝(30%～45%)VDD；低電平噪聲容限UNL＝(30%～45%)VDD；輸出狀態(tài)轉(zhuǎn)換的閥值電壓UT＝VDD。3.CMOS非門的輸入特性由于CMOS管柵極下面有二氧化硅絕緣層，因此，輸入電壓在正常范圍內(nèi)，即VDD+0.5V＞ui＞－0.5V，電路的輸入電阻很大(＞1010Ω)，所以輸入電流IiL、IiH、IiS都很小，約為0.1μA，輸入電壓超出正常范圍時(shí)，由于電路輸入端保護(hù)二極管的原因，會(huì)使輸入電流急劇增大。如果電路輸入端接一個(gè)電阻到地，即使電阻大到1MΩ輸入端仍為低電平，CMOS電路的輸入端不允許懸空，否則會(huì)引入干擾，使電路不能正常工作。4.CMOS非門的輸出特性和扇出系數(shù)N由于CMOS非門的輸出電阻大，當(dāng)輸出為低電平時(shí)，允許灌進(jìn)導(dǎo)通管VN的IoLmax和輸出高電平時(shí)允許從導(dǎo)通管VP送出的電流IoHmax比TTL門電路小得多，當(dāng)VDD＝5V時(shí)，IoLmax＝IoHmax≈0.5mA，但是由于CMOS門電路的IiL、IiH均很小，所以其扇出系數(shù)反而比TTL門電路的扇出系數(shù)大，在手冊(cè)中給出的各類CMOS門電路的扇出系數(shù)N均大于20。5.CMOS門電路的平均傳輸延遲時(shí)間tpd和功耗(1)平均傳輸延遲時(shí)間tpd。CMOS門電路的平均傳輸延遲時(shí)間的定義和TTL一樣，由于CMOS門電路的輸出電阻大，加上負(fù)載電容的存在(如后級(jí)電路的輸入電容)，使得CMOS電路的tpd比TTL要大得多。例如CMOS4000系列，當(dāng)VDD＝15V時(shí)，tpd＝90ns，不過目前已有高速CMOS電路問世，例如CMOS74HC系列的tpd＝9ns和TTL74LS系列的tpd幾乎相當(dāng)。(2)功耗。在靜態(tài)時(shí)，由CMOS非門的電流傳輸特性可以看出，不論輸出高電平，還是輸出低電平，ID≈0，這是因?yàn)镃MOS非門不管輸出高電平還是輸出低電平，VP、VN中總有一個(gè)管子是截止的，而截止時(shí)管子的內(nèi)阻很大(＞109Ω)，所以截止管的漏電流極其微小，可以近似認(rèn)為靜態(tài)功耗PCCDC＝0，這是CMOS電路的最大優(yōu)點(diǎn)之一，使得CMOS電路在電子手表、計(jì)算器等工作頻率不高，必須用電池供電或特別需要省電的場(chǎng)合，得到廣泛的應(yīng)用。從電流傳輸特性曲線中同時(shí)也可以看出CMOS非門在輸出狀態(tài)轉(zhuǎn)換時(shí)，產(chǎn)生較大的尖峰電流，特別是轉(zhuǎn)換頻率較高時(shí)動(dòng)態(tài)功耗PCCAC是必須考慮的。3.2.3TTL門電路和CMOS門電路特性參數(shù)差異比較1.TTL集成電路的分類及主要差異TTL集成電路主要有54/74通用系列、54/74H高速系列、54/74S肖特基系列和54/74LS低功耗肖特基系列。這四個(gè)系列的主要差異是反映在平均傳輸延遲時(shí)間tpd和平均功耗上，其中54/74LS系列具有便于與CMOS電路連接、工作可靠、平均功耗小等優(yōu)點(diǎn)，是市場(chǎng)上供應(yīng)最多、實(shí)際應(yīng)用中最廣泛的系列，四種系列的主要差異見表3.19。平均功耗有較大差異的參數(shù)54/7454/74S54/74H54/74LS平均傳輸延遲時(shí)間tpd(ns)/門10369.5(mW)/門1019222最高工作頻率fMAX(MHz)/門351255045表3.19

TTL集成電路四個(gè)系列主要差異表2.CMOS數(shù)字集成電路的分類及主要差異國(guó)產(chǎn)CMOS數(shù)字集成電路主要有CC4000(14000)系列和CC74HC系列，CC4000(14000)與國(guó)際上CD4000(MC14000)系列相對(duì)應(yīng)，CC74HC與國(guó)際上MM74系列相對(duì)應(yīng)，這兩類CMOS電路主要差異反映在電源范圍和平均傳輸延遲時(shí)間tpd上。兩類CMOS電路的主要差異見表3.20。參數(shù)名稱CC4000(CC14000)CC74HC電源電壓3～182～6平均傳輸延遲時(shí)間tpd(nS)45(VDD＝5V)90(VDD＝18V)10最高工作頻率fMAX(MHz)325表3.20

CMOS集成電路兩個(gè)系列主要差異表3.TTL(含7400、74LS)和CMOS(含CC4000，74HC)主要特性參數(shù)比較由于手冊(cè)中提供的參數(shù)都是在規(guī)定的測(cè)試條件下給出的，這里給出的特性參數(shù)只能作為比較參考，下表給出兩類四個(gè)系列門電路的各種參數(shù)。靜態(tài)平均功耗參數(shù)名稱及符號(hào)、單位TTLCMOS740074LSCC4000CC74HC最小輸入高電平UiH(MIN)(V)2.02.03.53.5最大輸入低電平UiL(MAX)(V)0.80.81.51.0最小輸出高電平UoH(MIN)(V)2.42.74.64.4最大輸出低電平UoL(MAX)(V)0.40.50.050.1最大高電平輸入電流IiH(MAX)(uA)40200.10.1最大低電平輸入電流IiL(MAX)(mA)-1.6-0.4-0.1×10-3-0.1×10-3最大高電平輸出電流IoH(MAX)(mA)0.40.40.514最大低電平輸出電流IoL(MAX)(uA)-16-8-0.51-4平均傳輸延遲時(shí)間tpd(nS)10104510最高工作頻率fMAX(MHz)3545325

(mW)1025×1031×103高電平噪聲容限UNH(V)0.40.430%VDD30%VDD低電平噪聲容限UNL(V)0.40.430%VDD30%VDD輸出狀態(tài)轉(zhuǎn)換的閥值電壓UT(V)1.41.41/2VDD1/2VDD帶同類門的扇出系數(shù)N1010>20>20表3.21四個(gè)系列門電路的特性參數(shù)比較表(VDD均為5V)4.通過比較在選用和使用門電路時(shí)應(yīng)注意的一些問題(1)在電路工作頻率不高的前提下，同一電路只選用CC4000系列器件，因?yàn)镃C4000系列市場(chǎng)供應(yīng)的各種型號(hào)齊全，價(jià)格便宜，電源適用范圍寬，省電，提高電源電壓可以提高抗干擾能力等優(yōu)點(diǎn)。(2)如果確實(shí)需要兩種器件并用時(shí)，必須考慮兩種器件的對(duì)接問題。①TTL與CMOS中的74HCT，在電源電壓為5V時(shí)，可以兼容，即不管用TTL驅(qū)動(dòng)74HCT，還是用74HCT驅(qū)動(dòng)TTL，驅(qū)動(dòng)電平和驅(qū)動(dòng)電流均互相滿足要求，因此可以直接連接。74HCT是74HC的改進(jìn)電路，主要是把74HC的UiHmin從3.5V下降到2V。②用TTL驅(qū)動(dòng)CMOS。由表3.21知，用TTL驅(qū)動(dòng)CMOS，驅(qū)動(dòng)電流滿足要求，但驅(qū)動(dòng)電平不滿足要求，解決的辦法是：電源電壓相同時(shí)加一個(gè)上拉電阻Ru，電源電壓不同時(shí)中間加一級(jí)電平偏移接口電路，如圖3.40(a)(b)所示，其中CC4019是帶電平偏移的門電路。③用CMOS驅(qū)動(dòng)TTL。由表3.21知，用CMOS驅(qū)動(dòng)TTL，驅(qū)動(dòng)電平滿足要求，但驅(qū)動(dòng)電流不滿足要求，解決的辦法很多，常用且比較簡(jiǎn)單的辦法如圖3.41(a)、(b)所示，其中圖(a)是把兩個(gè)或兩個(gè)以上的CMOS電路并接以提高電流驅(qū)動(dòng)能力，一般只適用于驅(qū)動(dòng)一個(gè)TTL門電路，圖(b)是采用晶體管放大電路以提高電流驅(qū)動(dòng)能力。(a)電源電壓相同時(shí)的驅(qū)動(dòng)電路(b)電源電壓不相同時(shí)的驅(qū)動(dòng)接口電路圖3.40

TTL驅(qū)動(dòng)CMOS接口電路

(a)幾個(gè)CMOS驅(qū)動(dòng)一個(gè)TTL的接口電路圖3.41

CMOS驅(qū)動(dòng)TTL的接口電路(b)用晶體管放大電路驅(qū)動(dòng)TTL3.3觸發(fā)器觸發(fā)器是數(shù)字電路中具有記憶作用的單元電路，觸發(fā)器分兩類：一類稱基本RS觸發(fā)器，另一類是具有時(shí)鐘輸入的同步觸發(fā)器。3.3.1基本RS觸發(fā)器及應(yīng)用基本RS觸發(fā)器又稱RS鎖存器，常見的結(jié)構(gòu)有兩種：一種是由或非門組成的，另一種是由與非門組成的。1.由兩個(gè)或非門組成的基本RS觸發(fā)器由兩個(gè)或非門組成的基本RS觸發(fā)器的邏輯電路和邏輯符號(hào)如圖3.42所示。其中、(即圖3.42中的，其余類似情況含義相同)是觸發(fā)器的輸出端，并定義＝1、＝0稱為1態(tài)，＝0、＝1稱為0態(tài)。Rd、Sd是觸發(fā)器輸入，并稱Rd為清0輸入端，Sd為置1輸入端，通常把觸發(fā)器、稱為現(xiàn)態(tài)，把、稱為次態(tài)，次態(tài)表示輸入狀態(tài)改變以后的輸出狀態(tài)，由圖3.42(a)可以分析出，觸發(fā)器輸出狀態(tài)、不但和Rd、Sd有關(guān)，也和觸發(fā)器原先狀態(tài)、有關(guān)，、和Rd、Sd及、的關(guān)系可用表3.22和波形圖3.43表示。

RSQnQn+1功能說明000101Qn+1＝Qn保持001010010110置1011010100101清0101001*110100不正常狀態(tài)*111000*當(dāng)RS＝11同時(shí)變到00時(shí)，Qn+1的狀態(tài)不定。圖3.42由兩個(gè)或非門組成的基本RS觸發(fā)器圖3.43由或非門組成的基本RS觸發(fā)器的波形圖表3.22由或非門組成的基本RS觸發(fā)器的功能表由功能表和波形圖可以看出，當(dāng)Rd＝Sd＝1，輸出狀態(tài)＝＝0，這個(gè)狀態(tài)既不是0態(tài)，也不是1態(tài)，可以視為不正常狀態(tài)，同時(shí)，當(dāng)Rd＝Sd＝1同時(shí)變?yōu)镽d＝Sd＝0時(shí)，、狀態(tài)不定，所以基本RS觸發(fā)器在正常工作時(shí)，Rd＝Sd＝1是不允許出現(xiàn)的，即應(yīng)遵守Rd·Sd＝0的約束條件。2.由兩個(gè)與非門組成的基本RS觸發(fā)器基本RS觸發(fā)器也可用兩個(gè)與非門組成，并用、分別表示清0和置1輸入，、上的非號(hào)和邏輯符號(hào)中輸入端的小圓圈表示輸入低電平清0和置1有效。由與非門組成的基本RS觸發(fā)器的邏輯電路和邏輯符號(hào)見圖3.44所示，功能表見表3.23。由與非門組成的基本RS觸發(fā)器同樣應(yīng)遵守Rd·Sd＝0的約束條件。

QnQn+1功能說明*000111不正常狀態(tài)*001011100110置1101010010101清0011001110101Qn+1＝Qn保持111010圖3.44由與非門組成的基本RS觸發(fā)器表3.23由與非門組成的基本RS觸發(fā)器的功能表＊當(dāng)＝00同時(shí)變到11時(shí)Qn+1的狀態(tài)不定3.基本RS觸發(fā)器的應(yīng)用(1)基本RS觸發(fā)器是同步觸發(fā)器的基本組成部分。(2)基本RS觸發(fā)器可作為存儲(chǔ)單元。(3)利用基本RS觸發(fā)器可以產(chǎn)生點(diǎn)動(dòng)單脈沖。 簡(jiǎn)單的機(jī)械開關(guān)由于機(jī)械振動(dòng)，不能產(chǎn)生點(diǎn)動(dòng)單脈沖，如圖3.45(a)所示，當(dāng)S一合一斷后，uo的波形不是單脈沖；利用基本RS觸發(fā)器可以產(chǎn)生點(diǎn)動(dòng)單脈沖，如圖3.45(b)所示，當(dāng)S先接觸一下，再接觸一下，雖然、有振動(dòng)，但是根據(jù)基本RS觸發(fā)器的特性，是一個(gè)標(biāo)準(zhǔn)的單脈沖，點(diǎn)動(dòng)脈沖在數(shù)字電路中經(jīng)常需要用到。(a)簡(jiǎn)單的機(jī)械開關(guān)不能產(chǎn)生點(diǎn)動(dòng)單脈沖

(b)利用基本RS觸發(fā)器可以產(chǎn)生點(diǎn)動(dòng)單脈沖UQn圖3.45

3.3.2五種功能同步觸發(fā)器的邏輯符號(hào)、特性方程、真值表、CP觸發(fā)方式及表示同步觸發(fā)器又稱時(shí)鐘觸發(fā)器，這類觸發(fā)器除和基本RS觸發(fā)器一樣，觸發(fā)器的輸出狀態(tài)由輸入和觸發(fā)器原先狀態(tài)決定以外，還引入了一個(gè)同步信號(hào)，即時(shí)鐘脈沖(ClockPulse)簡(jiǎn)稱CP。觸發(fā)器輸出狀態(tài)的轉(zhuǎn)換受CP控制。如果有多個(gè)觸發(fā)器都用同一CP控制，則多個(gè)觸發(fā)器的輸出狀態(tài)的轉(zhuǎn)換時(shí)間是一致的，所以CP稱同步信號(hào)，具有同步信號(hào)的觸發(fā)器稱為同步觸發(fā)器。學(xué)習(xí)同步觸發(fā)器，主要要求掌握各種同步觸發(fā)器的功能和觸發(fā)方式，同步觸發(fā)器的功能常用邏輯符號(hào)、功能表、狀態(tài)轉(zhuǎn)換真值表、特性方程表示。CP的觸發(fā)方式和電路的結(jié)構(gòu)有關(guān)，通常有電平觸發(fā)、上升邊觸發(fā)、下降邊觸發(fā)，觸發(fā)方式在邏輯符號(hào)中均有表示。由于電平觸發(fā)會(huì)出現(xiàn)空翻等缺點(diǎn)。目前市場(chǎng)上供應(yīng)的集成觸發(fā)器絕大多數(shù)是上升邊或下降邊觸發(fā)的觸發(fā)器，至于觸發(fā)器的電路結(jié)構(gòu)，從應(yīng)用角度出發(fā)可以不必細(xì)究，在此就不作介紹了。1.同步D觸發(fā)器圖3.46是同步D觸發(fā)器的邏輯電路和邏輯符號(hào)，在此應(yīng)指出，邏輯電路只是為了便于說明同步D觸發(fā)器功能而給出的簡(jiǎn)易電路，實(shí)際上升邊觸發(fā)的同步D觸發(fā)器的邏輯電路要復(fù)雜得多。(a)邏輯電路由圖3.46(a)邏輯電路知：(1)CP＝0時(shí)，＝＝1，由基本RS觸發(fā)器特性知，輸出、處于保持狀態(tài)，和D的狀態(tài)無關(guān)。(2)當(dāng)D＝0，若CP由0變1時(shí)，S＝D＝0，R＝＝1，＝1，＝0，根據(jù)由與非門組成的基本RS觸發(fā)器的特性，其輸出狀態(tài)＝0、＝1(0態(tài))。(3)當(dāng)D＝1，若CP由0變成1時(shí)，S＝D＝1，R＝＝0，＝0，＝1，則＝1、＝0(1態(tài))。(4)當(dāng)＝0時(shí)，不管CP、D和的狀態(tài)如何，總為0，總為1。(b)邏輯符號(hào)圖3.46同步D觸發(fā)器的邏輯電路和邏輯符號(hào)綜合上述幾點(diǎn)可以得到如表3.24所示的同步D觸發(fā)器的功能表。在功能表中，CP、D、下的“×”表示CP、D、不管是什么狀態(tài)或稱作任意。CP下的箭頭“↑”表示CP到達(dá)時(shí)上升邊觸發(fā)了觸發(fā)器，CP＝0表示CP信號(hào)沒有到達(dá)。通常在集成電路手冊(cè)中，均用功能表給出相應(yīng)集成電路的功能。表3.24同步D觸發(fā)器的功能表CPDQnQn+1功能說明0×××0清01↑000Qn＋1＝D＝01↑0101↑101Qn＋1＝D＝11↑11110×QnQnQn＋1＝Qn如果把＝0的情況去掉，只考慮＝1，CP到達(dá)后D、、的關(guān)系，就得到了同步D觸發(fā)器在CP作用下的輸出狀態(tài)轉(zhuǎn)換真值表，如表3.25。把看作邏輯函數(shù)，把D、看做是決定狀態(tài)的邏輯變量，根據(jù)邏輯函數(shù)三種表示的轉(zhuǎn)換，可得到的邏輯函數(shù)表達(dá)式：＝D＋D＝D(＋)＝D即＝D由于實(shí)際上不是輸入而是前態(tài)輸出，同時(shí)此式是反映同步D觸發(fā)器特性的，所以稱＝D為同步D觸發(fā)器的特性方程。表3.25同步D觸發(fā)器的狀態(tài)轉(zhuǎn)換真值表DQnQn+10000101011112.同步JK觸發(fā)器按照介紹同步D觸發(fā)器一樣，也可以先給出邏輯電路，通過分析得到同步JK觸發(fā)器的各種表示。觸發(fā)器是一種單元電路，重要的是掌握功能，便于選用和使用，功能分析過程只是解決觸發(fā)器為什么具有這種功能的疑問，給出D觸發(fā)器的詳細(xì)分析過程已經(jīng)可以解決讀者的疑問了，所以其他觸發(fā)器的功能分析過程就不再表述了，表3.26、表3.27和圖3.47給出同步JK觸發(fā)器的各種表示。由真值表3.27可得到JK觸發(fā)器的特性方程為。Qn＋1＝CPJKQnQn+1功能說明01××××0清010××××1置100××××不定不允許11↓0000Qn＋1

＝Qn11↓0011(保持)11↓0100Qn＋1＝J11↓011011↓1001Qn＋1＝J11↓101111↓1101

(翻轉(zhuǎn))11↓1110110××QnQn不變圖3.47同步JK觸發(fā)器的邏輯符號(hào)(下降邊觸發(fā))表3.26

JK觸發(fā)器的功能表表3.27

JK觸發(fā)器的狀態(tài)轉(zhuǎn)換真值表JKQnQn+1000000110100011010011011110111103.同步T觸發(fā)器同步T觸發(fā)器的邏輯符號(hào)如圖3.48所示，功能表和真值表見表3.28和表3.29。由真值表3.29可得到T觸發(fā)器的特性方程為。圖3.48同步T觸發(fā)器的邏輯符號(hào)Qn＋1＝CPTQnQn+1功能說明0×××0清01↓000Qn＋1＝Qn1↓011(不變)1↓101(翻轉(zhuǎn))1↓11010×QnQnQn＋1＝Qn表3.28同步T觸發(fā)器的功能表表3.29同步T觸發(fā)器的狀態(tài)轉(zhuǎn)換真值表TQnQn+10000111011104.同步觸發(fā)器同步觸發(fā)器沒有自己的邏輯符號(hào)，它實(shí)際上是T觸發(fā)器、D觸發(fā)器和JK觸發(fā)器的一種特例，在CP的作用下觸發(fā)器的特性方程為＝即來一個(gè)CP，輸出狀態(tài)就改變一次，由T、D、JK轉(zhuǎn)換成的電路圖如圖3.49所示。

圖3.49由T、D、JK觸發(fā)器轉(zhuǎn)換成的邏輯圖＊5.同步RS觸發(fā)器由于同步RS觸發(fā)器具有約束條件R?S＝0，所以限制了它的應(yīng)用，在集成電路手冊(cè)中也很少能看到同步RS觸發(fā)器，同步RS觸發(fā)器的邏輯符號(hào)如圖3.50所示。狀態(tài)轉(zhuǎn)換真值表見表3.30。同步RS觸發(fā)器的特性方程為：RSQnQn+10000001101010111100010101101*1111**CP＝0后狀態(tài)不定RS＝0(約束條件)圖3.50同步RS觸發(fā)器的邏輯符號(hào)表3.30同步RS觸發(fā)器的狀態(tài)轉(zhuǎn)換真值表6.觸發(fā)器主要特性參數(shù)觸發(fā)器是由門電路組成的，因此一些靜態(tài)參數(shù)的內(nèi)涵和門電路相似，如：靜態(tài)功耗PCC，輸入低電平電流IiL，輸入高電平電流IiH，輸出高電平UoH，輸出低電平UoL。動(dòng)態(tài)參數(shù)中，使用者最關(guān)心的是觸發(fā)器CP的最高頻率fCPmax，例如從手冊(cè)可以查到：7474雙D觸發(fā)器的fCPmax＝15MHZ。使用集成觸發(fā)器時(shí)，應(yīng)當(dāng)查閱有關(guān)集成電路手冊(cè)，以獲得所需要的各種特性參數(shù)數(shù)值。3.4波形產(chǎn)生、整形和變換電路3.4.1施密特觸發(fā)器及應(yīng)用1.施密特觸發(fā)器的觸發(fā)特性單輸入施密特觸發(fā)器的邏輯符號(hào)、施密特觸發(fā)器的電壓傳輸特性及輸入ui和輸出uo的電壓波形如圖3.51所示。(a)施密特非門的邏輯符號(hào)(b)施密特非門的電壓傳輸特性(c)施密特觸發(fā)器的輸入輸出電壓波形圖圖3.51施密特觸發(fā)器(施密特非門)的邏輯符號(hào)、電壓傳輸特性和輸入輸出的電壓波形由波形圖和電壓傳輸特性可以看出施密特觸發(fā)器具有兩個(gè)明顯的特點(diǎn)。(1)電平觸發(fā)。所謂電平觸發(fā)是指輸入電壓上升時(shí)，即使上升很緩慢，只要輸入電壓上升到某一閥值電壓時(shí)，電路的輸出狀態(tài)就發(fā)生轉(zhuǎn)換，如圖3.51(c)中ui上升到閥值電壓UT+時(shí)，uo由高電平轉(zhuǎn)變?yōu)榈碗娖健?2)具有回差。所謂回差，是指當(dāng)輸入電壓ui由低變高時(shí)的閥值電壓UT+和輸入電壓由高變低時(shí)的閥值電壓UT-是不相同的，我們定義⊿UT稱為回差。 ⊿UT＝UT+-UT- (3-17)2.施密特觸發(fā)器的具體電路(1)集成施密特觸發(fā)器。集成施密特觸發(fā)器在集成電路手冊(cè)中被歸類在門電路中，例如施密特觸發(fā)六非門74LS14，其管腳圖如圖3.52所示，其中每一個(gè)施密特觸發(fā)非門就是一個(gè)單輸入施密特觸發(fā)器。除此之外，還有施密特觸發(fā)與非門，如手冊(cè)中可以查到的74LS13就是四二輸入施密特觸發(fā)與非門，這些集成施密特觸發(fā)器的回差是不可調(diào)的。圖3.52施密特觸發(fā)六非門74LS14管腳圖(2)由兩個(gè)CMOS非門和兩個(gè)電阻組成的回差可調(diào)的施密特觸發(fā)器。圖3.53(a)、(b)、(c)是CMOS非門組成的施密特觸發(fā)器的電原理圖、邏輯符號(hào)、輸入和兩個(gè)輸出電壓的波形圖，其中R1<R2。圖中： (3-18) (3-19)所以⊿UT＝UT+-UT-＝由此可知，調(diào)節(jié)R1、R2可以調(diào)節(jié)回差，但必須保證R1＜R2，否則電路不能正常工作。根據(jù)電原理圖不難推導(dǎo)出式(3－18)和式(3－19)。

圖3.53由兩個(gè)CMOS非門組成的施密特觸發(fā)器(c)ui、u01、u02波形圖(a)電原理圖(b)邏輯符號(hào)①當(dāng)ui＝0V時(shí)，u01＝VDD，u02＝0V，ui上升到閥值電壓UT＋時(shí)它是CMOS非門輸出狀態(tài)轉(zhuǎn)換的閥值電壓，稍大于，電路的輸出狀態(tài)發(fā)生轉(zhuǎn)換，此時(shí)有：即所以在u01＝0V，u02＝VDD時(shí)，ui下降，當(dāng)ui下降到UT－時(shí)稍小于，電路輸出狀態(tài)再一次發(fā)生轉(zhuǎn)換。此時(shí)有：由可得：(3)由555定時(shí)器構(gòu)成的施密特觸發(fā)器。555定時(shí)器是一多用途的數(shù)字模擬混合集成電路，555最大的優(yōu)點(diǎn)是電源電壓范圍大，為4.5V～18V，可以和TTL和CMOS兼容，同時(shí)驅(qū)動(dòng)電流大約為200mA。手冊(cè)上可查到的555的常用型號(hào)有NE555，5G555，至于