電工電子技術(shù),數(shù)電

第1章門(mén)電路與組合邏輯電路第2章觸發(fā)器和時(shí)序邏輯電路第三篇數(shù)字電子技術(shù)第三篇1.1數(shù)字電路概述1.3組合邏輯電路分析第1章門(mén)電路與組合邏輯電路第三篇1.2門(mén)電路門(mén)電路邏輯代數(shù)組合邏輯電路分析及其應(yīng)用。第1章門(mén)電路與組合邏輯電路學(xué)習(xí)要點(diǎn)第三篇第一節(jié)數(shù)字電路概述一、

模擬電路與數(shù)字電路的區(qū)別模擬信號(hào)：在時(shí)間上和數(shù)值上連續(xù)的信號(hào)。數(shù)字信號(hào)：在時(shí)間上和數(shù)值上不連續(xù)的（即離散的）信號(hào)。uu模擬信號(hào)波形數(shù)字信號(hào)波形tt對(duì)模擬信號(hào)進(jìn)行傳輸、處理的電子線(xiàn)路稱(chēng)為模擬電路。對(duì)數(shù)字信號(hào)進(jìn)行傳輸、處理的電子線(xiàn)路稱(chēng)為數(shù)字電路。（1）工作信號(hào)是二進(jìn)制的數(shù)字信號(hào)，在時(shí)間上和數(shù)值上是離散的（不連續(xù)），反映在電路上就是低電平和高電平兩種狀態(tài)（即0和1兩個(gè)邏輯值）。（2）在數(shù)字電路中，研究的主要問(wèn)題是電路的邏輯功能，即輸入信號(hào)的狀態(tài)和輸出信號(hào)的狀態(tài)之間的邏輯關(guān)系。（3）對(duì)組成數(shù)字電路的元器件的精度要求不高，只要在工作時(shí)能夠可靠地區(qū)分0和1兩種狀態(tài)即可。二、數(shù)字電路的特點(diǎn)（1）便于集成與系列化生產(chǎn)，成本低廉，使用方便；（2）工作準(zhǔn)確可靠，精度高，搞干擾能力強(qiáng)。（3）不僅能完成數(shù)值計(jì)算，還能完成邏輯運(yùn)算和判斷，運(yùn)算速度快，保密性強(qiáng)。（4）維修方便，故障的識(shí)別和判斷較為容易。三、

數(shù)字電路的優(yōu)點(diǎn)

數(shù)字電路的優(yōu)越性能使其得到廣泛的應(yīng)用和迅猛的發(fā)展。數(shù)字電路不僅在計(jì)算機(jī)、通信技術(shù)中應(yīng)用廣泛，而且在醫(yī)療、檢測(cè)、控制、自動(dòng)化生產(chǎn)線(xiàn)以及人們的日常生活中，也都產(chǎn)生了越來(lái)越深刻的影響。

獲得高、低電平的基本方法：利用半導(dǎo)體開(kāi)關(guān)元件（二極管、三極管）的導(dǎo)通、截止（即開(kāi)、關(guān)）兩種工作狀態(tài)來(lái)實(shí)現(xiàn)。

邏輯0和邏輯1：

電子電路中通常把高電平表示為邏輯1；把低電平表示為邏輯0。（正邏輯）

邏輯門(mén)電路：用以實(shí)現(xiàn)基本和常用邏輯運(yùn)算的電子電路。簡(jiǎn)稱(chēng)門(mén)電路。

基本和常用門(mén)電路有與門(mén)、或門(mén)、非門(mén)（反相器）、與非門(mén)、或非門(mén)、與或非門(mén)和異或門(mén)等。第二節(jié)基本門(mén)電路1.“與”門(mén)電路

當(dāng)決定某事件的全部條件同時(shí)具備時(shí)，結(jié)果才會(huì)發(fā)生，這種因果關(guān)系叫做“與”邏輯，也稱(chēng)為邏輯乘。（1）“與”邏輯關(guān)系F=AB與邏輯功能：有0出0，全1出1?！芭c”門(mén)真值表“與”門(mén)電路圖符號(hào)

一個(gè)“與”門(mén)的輸入端至少為兩個(gè)，輸出端只有一個(gè)。（2）實(shí)現(xiàn)與邏輯關(guān)系的電路稱(chēng)為與門(mén)。

與門(mén)的輸入端可以有多個(gè)。下圖為一個(gè)三輸入與門(mén)電路的輸入信號(hào)A、B、C和輸出信號(hào)F的波形圖。ABCF有0出0有0出0全1出1“與”邏輯（邏輯乘）的運(yùn)算規(guī)則2.“或”門(mén)電路

當(dāng)某事件發(fā)生的全部條件中至少有一個(gè)條件滿(mǎn)足時(shí)，事件必然發(fā)生，當(dāng)全部條件都不滿(mǎn)足時(shí)，事件決不會(huì)發(fā)生，這種因果關(guān)系叫做“或”邏輯，也稱(chēng)為邏輯加。（1）“或”邏輯關(guān)系F=A+B或邏輯功能：有1出1，全0出0。

（2）實(shí)現(xiàn)或邏輯關(guān)系的電路稱(chēng)為或門(mén)?！盎颉遍T(mén)真值表“或”門(mén)電路圖符號(hào)

一個(gè)“或”門(mén)的輸入端也是至少兩個(gè)，輸出端只有一個(gè)。

或門(mén)的輸入端也可以有多個(gè)。下圖為一個(gè)三輸入或門(mén)電路的輸入信號(hào)A、B、C和輸出信號(hào)F的波形圖。ABCF全0出0全0出0有1出1“或”邏輯（邏輯乘）的運(yùn)算規(guī)則3.“非”門(mén)電路

當(dāng)某事件相關(guān)的條件不滿(mǎn)足時(shí)，事件必然發(fā)生；當(dāng)條件滿(mǎn)足時(shí)，事件決不會(huì)發(fā)生，這種因果關(guān)系叫做“非”邏輯。（1）“非”邏輯關(guān)系非邏輯功能：給1出0，給0出1。F=A輸入A為高電平1(3V)時(shí)，三極管飽和導(dǎo)通，輸出F為低電平0（0V)；輸入A為低電平0(0V)時(shí)，三極管截止，輸出F為高電平1（3V)。邏輯非（邏輯反）的運(yùn)算規(guī)則“非”門(mén)真值表

一個(gè)“非”門(mén)的輸入端只有1個(gè)，輸出端只有一個(gè)。將與門(mén)、或門(mén)、非門(mén)組合起來(lái)，可以構(gòu)成多種復(fù)合門(mén)電路。由與門(mén)和非門(mén)構(gòu)成與非門(mén)(1).與非門(mén)與非門(mén)的邏輯功能：有0出1；全1出0。與非門(mén)真值表4.復(fù)合門(mén)電路內(nèi)含4個(gè)兩輸入端的與非門(mén)，電源線(xiàn)及地線(xiàn)公用。內(nèi)含兩個(gè)4輸入端的與非門(mén)，電源線(xiàn)及地線(xiàn)公用。由或門(mén)和非門(mén)構(gòu)成或非門(mén)或非門(mén)的邏輯功能：全0出1；有1出0。或非門(mén)真值表(2).或非門(mén)(3).與或非門(mén)異或門(mén)和同或門(mén)的邏輯圖符號(hào)異或門(mén)功能：相異出1；相同出0。異或門(mén)真值表(4).異或門(mén)同或門(mén)真值表同或門(mén)功能：相同出1；相異出0。(5).同或門(mén).討論題

F=ABC是三輸入的與門(mén)；G是非門(mén)。兩個(gè)TTL與非門(mén)的輸出端可以直接連接嗎？為什么？邏輯函數(shù)F=ABC和G=A各為何門(mén)？畫(huà)出它們的邏輯圖符號(hào)和寫(xiě)出其真值表.

不可以，因?yàn)楫?dāng)兩個(gè)與非門(mén)的輸出電平不相等時(shí)兩個(gè)門(mén)的輸出級(jí)就形成了低阻通道，使電流過(guò)大，從而燒壞器件，本節(jié)學(xué)習(xí)結(jié)束Goodbye!

一、計(jì)數(shù)制與代碼1.計(jì)數(shù)制

計(jì)數(shù)制是用表示計(jì)數(shù)值符號(hào)的個(gè)數(shù)（稱(chēng)為基數(shù)）來(lái)命名的。日常生活中，人們常用的計(jì)數(shù)制是十進(jìn)制，而在數(shù)字電路中通常采用的是二進(jìn)制，有時(shí)也采用八進(jìn)制和十六進(jìn)制?；鶖?shù)：指在該進(jìn)位制中可能用到的數(shù)碼的個(gè)數(shù)。如二進(jìn)制有0和1兩個(gè)數(shù)碼，因此基數(shù)是2；十進(jìn)制有0－9十個(gè)數(shù)碼，基數(shù)是10。位權(quán)：任意一種進(jìn)位制的數(shù)中，每一位的數(shù)碼代表的權(quán)不同，例如十進(jìn)制數(shù)535=5×102+3×101+5×100，顯然百位的5代表500,個(gè)位的5代表5個(gè)；其中位權(quán)是10的冪。兩個(gè)概念第三節(jié)組合邏輯電路分析基礎(chǔ)（1）十進(jìn)制特點(diǎn)①十進(jìn)制計(jì)數(shù)的基數(shù)是10；②十進(jìn)制數(shù)的每一位必定是0～9十個(gè)數(shù)碼中的一個(gè)；③十進(jìn)制數(shù)低位和相鄰高位之間的進(jìn)位關(guān)系是“逢10進(jìn)1”；④同一個(gè)數(shù)字符號(hào)在不同的數(shù)位代表的權(quán)不同，權(quán)是10的冪。（2）二進(jìn)制特點(diǎn)①二進(jìn)制計(jì)數(shù)的基數(shù)是2；②二進(jìn)制數(shù)的每一位必定是1和0兩個(gè)二進(jìn)制數(shù)碼中的一個(gè)；③二進(jìn)制數(shù)低位和相鄰高位之間的進(jìn)位關(guān)系是“逢2進(jìn)1”；④同一個(gè)數(shù)字符號(hào)在不同的數(shù)位代表的權(quán)不同，權(quán)是2的冪。（3）八進(jìn)制和十六進(jìn)制八進(jìn)制特點(diǎn)①八進(jìn)制計(jì)數(shù)的基數(shù)是8；②八進(jìn)制數(shù)的每一位必定是0～7中八個(gè)數(shù)碼中的一個(gè)；③八進(jìn)制數(shù)低位和相鄰高位之間的進(jìn)位關(guān)系是“逢8進(jìn)1”；④同一個(gè)數(shù)字符號(hào)在不同的數(shù)位代表的權(quán)不同，權(quán)是8的冪。十六進(jìn)制特點(diǎn)①十六進(jìn)制計(jì)數(shù)的基數(shù)是16；②十六進(jìn)制數(shù)的每一位必定是0～9A～

F中十五個(gè)數(shù)碼中的一個(gè)；③十六進(jìn)制數(shù)低位和相鄰高位之間的進(jìn)位關(guān)系是“逢16進(jìn)1”；④同一個(gè)數(shù)字符號(hào)在不同的數(shù)位代表的權(quán)不同，權(quán)是16的冪。５５５５５×１０３＝５０００５×１０２＝５００５×１０１＝５０５×１００＝５＝５５５５同樣的數(shù)碼在不同的數(shù)位上代表的數(shù)值不同。＋

任意一個(gè)十進(jìn)制數(shù)都可以表示為各個(gè)數(shù)位上的數(shù)碼與其對(duì)應(yīng)的權(quán)的乘積之和，稱(chēng)為位權(quán)展開(kāi)式。(5555)10＝5×103

＋5×102＋5×101＋5×100(209.04)10＝2×102

＋0×101＋9×100＋0×10－1＋4×10－2又如：即：2.數(shù)制轉(zhuǎn)換任意進(jìn)制數(shù)按位權(quán)展開(kāi)后，即可以轉(zhuǎn)換為十進(jìn)制數(shù)。二進(jìn)制數(shù)與八進(jìn)制數(shù)之間的相互轉(zhuǎn)換1101010.01000＝(152.2)8（2）八進(jìn)制數(shù)轉(zhuǎn)換為二進(jìn)制數(shù)：將每位八進(jìn)制數(shù)用3位二進(jìn)制數(shù)表示。

=011111100.010110(374.26)8（1）二進(jìn)制數(shù)轉(zhuǎn)換為八進(jìn)制數(shù)：將二進(jìn)制數(shù)由小數(shù)點(diǎn)開(kāi)始，整數(shù)部分向左，小數(shù)部分向右，每3位分成一組，不夠3位補(bǔ)零，則每組二進(jìn)制數(shù)便是一位八進(jìn)制數(shù)。111010100.0110000＝(1D4.6)16=（101011110100.01110110）2(AF4.76)16二進(jìn)制數(shù)與十六進(jìn)制數(shù)之間的相互轉(zhuǎn)換，按照每4位二進(jìn)制數(shù)對(duì)應(yīng)于一位十六進(jìn)制數(shù)進(jìn)行轉(zhuǎn)換。二進(jìn)制數(shù)與十六進(jìn)制數(shù)之間的相互轉(zhuǎn)換十進(jìn)制數(shù)轉(zhuǎn)換成二進(jìn)制數(shù)原理：將整數(shù)部分和小數(shù)部分分別進(jìn)行轉(zhuǎn)換。對(duì)整數(shù)部分采用基數(shù)連除法；小數(shù)部分采用基數(shù)連乘法。轉(zhuǎn)換后再合并。整數(shù)部分—除2取余法；小數(shù)部分—乘2取整法。整數(shù)部分——除2取余法小數(shù)部分——乘2取整法所以：(44.375)10＝(101100.011)2采用基數(shù)連除、連乘法，可將十進(jìn)制數(shù)轉(zhuǎn)換為二進(jìn)制數(shù)，再根據(jù)二進(jìn)制與任意進(jìn)制之間的轉(zhuǎn)換規(guī)則，進(jìn)而轉(zhuǎn)換為任意進(jìn)制數(shù)。練習(xí)把下列二進(jìn)制數(shù)轉(zhuǎn)換成八進(jìn)制數(shù)（10011011100）2=（）8（11100110110）2=（）8把下列二進(jìn)制數(shù)轉(zhuǎn)換成十六進(jìn)制數(shù)（1001101110011011）2=（）16（1110010011010110）2=（）16把下列十進(jìn)制數(shù)轉(zhuǎn)換成二進(jìn)制、八進(jìn)制數(shù)和十六進(jìn)制數(shù)（364.3125）10=（）2=（）16=（）8(4.5）10=（）2=（）16=（）8

3.二進(jìn)制代碼用以表示十進(jìn)制數(shù)碼、字母、符號(hào)等信息的一定位數(shù)的二進(jìn)制數(shù)稱(chēng)為代碼。二-十進(jìn)制代碼：用4位二進(jìn)制數(shù)b3b2b1b0來(lái)表示十進(jìn)制數(shù)中的0~9

十個(gè)數(shù)碼。簡(jiǎn)稱(chēng)BCD碼。

2421碼的權(quán)值依次為2、4、2、1；余3碼由8421BCD碼每個(gè)代碼加0011得到；格雷碼是一種循環(huán)碼，其特點(diǎn)是任意相鄰的兩個(gè)字碼，僅有一位代碼不同，其它位相同。用四位自然二進(jìn)制碼中的前10個(gè)數(shù)碼來(lái)表示十進(jìn)制數(shù)碼，讓各位的權(quán)值依次為8、4、2、1，稱(chēng)為8421BCD碼。

二、邏輯函數(shù)的化簡(jiǎn)1.邏輯代數(shù)的公式、定律和邏輯運(yùn)算規(guī)則邏輯代數(shù)的基本定律(A+B)(A+C)=AA+AB+AC+BC(A+B)(A+C)=A+BC=A+AB+AC+BCAA=A=A(1+B+C)+BC含有A的項(xiàng)提取=A+BC1+B+C=1證明：A+A=1A·1=1證明：A+AB=A+B若兩個(gè)乘積項(xiàng)中分別包含同一個(gè)因子的原變量和反變量，而其他因子都相同時(shí)，則這兩項(xiàng)可以合并成一項(xiàng)，并消去互為反變量的因子。2.邏輯函數(shù)的代數(shù)化簡(jiǎn)法邏輯函數(shù)化簡(jiǎn)的意義：邏輯表達(dá)式越簡(jiǎn)單，實(shí)現(xiàn)它的電路越簡(jiǎn)單，電路工作越穩(wěn)定可靠。運(yùn)用摩根定律運(yùn)用分配律運(yùn)用分配律利用公式Ａ＋Ａ＝1，將兩項(xiàng)合并為一項(xiàng)，并消去一個(gè)變量。如果乘積項(xiàng)是另外一個(gè)乘積項(xiàng)的因子，則這另外一個(gè)乘積項(xiàng)是多余的，可消去。運(yùn)用摩根定律利用公式Ａ＋ＡＢ＝Ａ，消去多余的項(xiàng)。利用公式Ａ＋ＡＢ＝Ａ＋Ｂ，消去多余的變量。

如果一個(gè)乘積項(xiàng)的反是另一個(gè)乘積項(xiàng)的因子，則這個(gè)因子是多余的，可消去。運(yùn)用吸收律利用公式Ａ＝Ａ（Ｂ＋Ｂ），為某一項(xiàng)配上其所缺的變量，以便用其它方法進(jìn)行化簡(jiǎn)。利用公式Ａ＋Ａ＝Ａ，為某項(xiàng)配上其所能合并的項(xiàng)。3.邏輯函數(shù)的卡諾圖化簡(jiǎn)法（1）

最小項(xiàng)

設(shè)有n個(gè)變量，它們組成的與項(xiàng)中每個(gè)變量或以原變量或以反變量形式出現(xiàn)一次，且僅出現(xiàn)一次，此與項(xiàng)稱(chēng)之為

n個(gè)變量的最小項(xiàng)。對(duì)于n個(gè)變量就可構(gòu)成

2n個(gè)最小項(xiàng)，分別記為mn；

其中下標(biāo)值n：當(dāng)各最小項(xiàng)變量按一定順序排好后，用1代替其中的原變量，0代替其中的反變量，便得一個(gè)二進(jìn)制數(shù)，該二進(jìn)制數(shù)的等值十進(jìn)制即為n的值。例如：三變量的8個(gè)最小項(xiàng)可以表示為：ABC=m0ABC=m1ABC=m2ABC=m3ABC=m4ABC=m5ABC=m6ABC=m7

同理，兩變量有4個(gè)最小項(xiàng)：00（m0），01（m1），10（m2），11（m3）；四變量有16個(gè)最小項(xiàng)m0～m15.

最小項(xiàng)性質(zhì)：對(duì)于任意一個(gè)最小項(xiàng)，只有一組變量的取值使它的值為1；任意兩個(gè)最小項(xiàng)的乘積恒等于零；n個(gè)變量的2n個(gè)最小項(xiàng)之和等于1。m0m1m2m3m4m5m6m7ABCABCABCABCABCABCABCABC00000101001110010111011101234567編號(hào)最小項(xiàng)ABC序號(hào)邏輯函數(shù)被表達(dá)成一系列乘積項(xiàng)之和，則稱(chēng)之為“與或”表達(dá)式。如果構(gòu)成函數(shù)的“與或”表達(dá)式中每一個(gè)乘積項(xiàng)(與項(xiàng))均為最小項(xiàng)時(shí)，則這種表達(dá)式稱(chēng)之為最小項(xiàng)標(biāo)準(zhǔn)式，且這種表示是唯一的。如：F(A,B,C)=AC+AB+BC=ABC+ABC+ABC+ABC=m2

＋m3

＋m5

＋m7=∑m(2,3,5,7)函數(shù)的最小項(xiàng)標(biāo)準(zhǔn)式（2）

卡諾圖

卡諾圖是邏輯函數(shù)真值表的一種圖形表示，卡諾圖原則上不受變量個(gè)數(shù)的限制，利用卡諾圖可以有規(guī)律地化簡(jiǎn)邏輯函數(shù)表達(dá)式，并能直觀地寫(xiě)出邏輯函數(shù)的最簡(jiǎn)式。卡諾圖是一種平面方格陣列圖，它將最小項(xiàng)按相鄰原則排列到小方格內(nèi)?？ㄖZ圖的畫(huà)圖規(guī)則：任意兩個(gè)幾何位置相鄰的最小項(xiàng)之間，只允許有一個(gè)變量的取值不同。m0m1m2m3AB0101兩變量的卡諾圖三變量的卡諾圖m0m1m4m5ABC000101m3m2m7m61110四變量的卡諾圖m0m1m4m5ABCD00010001m3m2m7m61110m12m13m8m9m15m14m11m101110用卡諾圖表示邏輯函數(shù)

F=m1+m2+m5+m7

，其真值表和卡諾圖標(biāo)注如下：例：01324576BCA11110001111001①把給定的邏輯函數(shù)化為最小項(xiàng)標(biāo)準(zhǔn)式；②按變量數(shù)畫(huà)出相應(yīng)卡諾圖；③把最小項(xiàng)標(biāo)準(zhǔn)式中含有的最小項(xiàng)在方格內(nèi)標(biāo)“1”④所有標(biāo)有“1”的小方格就是該邏輯函數(shù)中的項(xiàng)。行號(hào)ABCFmi0123456700000101001110010111011101100101m0m1m2m3m4m5m6m7

F1=AC+ABC+BC

將函數(shù)化為標(biāo)準(zhǔn)式，即：

F1=ABC+ABC+ABC+ABC+ABC=m1+m4+m5+m6+m7=∑m(1,4,5,6,7)F1的卡諾圖如下：例：m0m1m4m5ABC000101m3m2m7m6111011111也可以按邏輯函數(shù)式中“與、或”的幾何含義直接把函數(shù)標(biāo)注到卡諾圖上。例：F2=ABC+AC+BCm0m1m4m5ABC000101m3m2m7m6111011111用卡諾圖化簡(jiǎn)邏輯函數(shù)的基本原理

2個(gè)小方格相鄰時(shí)，可以合并為一項(xiàng)，同時(shí)消去一個(gè)互非的變量；4個(gè)小方格組成一個(gè)大方塊，或組成一行（列），或在相鄰兩行（列）的兩端，或處于四角時(shí)，可以合并為一項(xiàng)，同時(shí)消去兩個(gè)互非的變量；8個(gè)小方格組成一個(gè)長(zhǎng)方形，或處于兩邊的兩行（兩列），可合并為一項(xiàng)，同時(shí)消去三個(gè)互非的變量；如果邏輯變量為5個(gè)或5個(gè)以上時(shí)，在用卡諾圖化簡(jiǎn)時(shí)，合并的小方格應(yīng)組成正方形或長(zhǎng)方形，同時(shí)滿(mǎn)足相鄰原則（不一定是幾何上的相鄰）。①

根據(jù)變量的數(shù)目，畫(huà)出函數(shù)的卡諾圖；合并最小項(xiàng)的規(guī)律：化簡(jiǎn)的步驟：②

合并最小項(xiàng)，即把可以合并的最小項(xiàng)用卡諾圈圈起來(lái)；③按每個(gè)圈作為一個(gè)乘積項(xiàng)，將各乘積項(xiàng)相加，寫(xiě)出化簡(jiǎn)后的與或表達(dá)式。例：化簡(jiǎn)F1=m(1,4,5,9,11,12,13,14,15)第一步：將函數(shù)F1表示在卡諾圖中；ABCD00010001111011100111000011011110函數(shù)式中含有的最小項(xiàng)用“1”標(biāo)在對(duì)應(yīng)的方格內(nèi)，其它方格標(biāo)“0”。第二步：選擇出必要極大圈，注意卡諾圈只能圈住相鄰的最小項(xiàng)為2n，即相鄰2個(gè)方格；4個(gè)方格；8個(gè)方格；16個(gè)方格……第三步：消去卡諾圈內(nèi)互非的變量，寫(xiě)出化簡(jiǎn)后的與或表達(dá)式。即：F1=BC+AB+CD+AD例：化簡(jiǎn)F2=m(1,2,3,4,5,7,14,15)ABCD00010001111011100111111000001100F2=ABC+AD+ABC+ABC由卡諾圖化簡(jiǎn)后可得：例：F3=AB+AB+ABC+ABCABC00010111101111可得：F3=A這三個(gè)2個(gè)方格的卡諾圈各消去一個(gè)互非的變量D。4個(gè)方格的卡諾圈消去兩個(gè)互非的變量B和C。1練習(xí)1.F＝AB+AB·(C+D)·E化簡(jiǎn)下列邏輯函數(shù)式2.F=AB+AC+BC3.F=m(0,8,9,10,11,12,13,14,15)本節(jié)學(xué)習(xí)結(jié)束Goodbye!作業(yè)：P229

5、7

三、組合邏輯電路（一）組合邏輯電路的分析在數(shù)字電路中，如果任意時(shí)刻的輸出信號(hào)，僅取決于該時(shí)刻輸入信號(hào)邏輯取值的組合，而與輸入信號(hào)作用前電路原有的狀態(tài)無(wú)關(guān)，這類(lèi)數(shù)字電路稱(chēng)為組合邏輯電路。所謂分析，就是根據(jù)給定的邏輯電路，找出其輸出信號(hào)和輸入信號(hào)之間的邏輯關(guān)系，確定電路的邏輯功能。組合邏輯電路的一般分析步驟如下：①用逐級(jí)遞推法寫(xiě)出輸出邏輯函數(shù)與輸入邏輯變量之間的關(guān)系；②用公式法或者卡諾圖法化簡(jiǎn)，寫(xiě)出最簡(jiǎn)邏輯表達(dá)式；③根據(jù)最簡(jiǎn)邏輯函數(shù)式列出功能真值表；④根據(jù)真值表寫(xiě)出邏輯功能說(shuō)明，以便理解電路的作用。當(dāng)輸入A、B、C中有2個(gè)或3個(gè)為1時(shí)，輸出Y為1，否則輸出Y為0。所以這個(gè)電路實(shí)際上是一種3人表決用的組合電路：只要有2票或3票同意，表決就通過(guò)?；?jiǎn)后例：

1

2

3

4

（二）

組合邏輯電路的設(shè)計(jì)組合邏輯電路的設(shè)計(jì)是根據(jù)給定的實(shí)際邏輯功能，找出實(shí)現(xiàn)該功能的邏輯電路。組合邏輯電路設(shè)計(jì)步驟如下：①根據(jù)給出的條件，找出什么是邏輯變量，什么是邏輯函數(shù)，用字母設(shè)出，另外用0和1各表示一種狀態(tài)，找出邏輯函數(shù)和邏輯變量之間的關(guān)系；②根據(jù)邏輯函數(shù)和邏輯變量之間的關(guān)系列出真值表，并根據(jù)真值表寫(xiě)出邏輯表達(dá)式；③化簡(jiǎn)邏輯函數(shù)；④根據(jù)最簡(jiǎn)邏輯表達(dá)式畫(huà)出邏輯電路；⑤驗(yàn)證所作的邏輯電路是否能滿(mǎn)足設(shè)計(jì)的要求（特別是有約束條件時(shí)要驗(yàn)證約束條件中的最小項(xiàng)對(duì)電路工作狀態(tài)的影響）。用與非門(mén)設(shè)計(jì)一個(gè)交通報(bào)警控制電路。交通信號(hào)燈有紅、綠、黃3種，3種燈分別單獨(dú)工作或黃、綠燈同時(shí)工作時(shí)屬正常情況，其他情況均屬故障，出現(xiàn)故障時(shí)輸出報(bào)警信號(hào)。設(shè)紅、綠、黃燈分別用A、B、C表示，燈亮?xí)r其值為1，燈滅時(shí)其值為0；輸出報(bào)警信號(hào)用F表示，正常工作時(shí)F值為0，出現(xiàn)故障時(shí)F值為1。列出真值表如下：

1

例：

2

3

4

5

練習(xí)&&&&ABSi&Ci1.分析下面電路的邏輯功能2.用與非門(mén)設(shè)計(jì)一個(gè)三變量的判偶電路。3.用與非門(mén)設(shè)計(jì)一個(gè)四變量的多數(shù)表決電路。其中A為主裁判，同意時(shí)占兩分，其他裁判同意時(shí)占1分，只要得3分就通過(guò)。本節(jié)學(xué)習(xí)結(jié)束Goodbye!

由于中、大規(guī)模集成電路的出現(xiàn)，組合邏輯電路在設(shè)計(jì)概念上發(fā)生了很大的變化，現(xiàn)在已經(jīng)有了邏輯功能很強(qiáng)的組合邏輯器件，常用的組合邏輯電路部件有加法器、數(shù)值比較器、編碼器、譯碼器、數(shù)據(jù)選擇器和數(shù)據(jù)分配器等。靈活地應(yīng)用它們，將會(huì)使組合邏輯電路在設(shè)計(jì)時(shí)事半功倍。下面我們向大家介紹其中的一些組合邏輯器件。

（三）常用組合邏輯電路及其芯片編碼:將具有特定含義的信息編成相應(yīng)二進(jìn)制代碼的過(guò)程。編碼器

變量編碼器

二-十進(jìn)制編碼器被編信號(hào)

二進(jìn)制代碼

編碼器

1.編碼器編碼器(即Encoder):實(shí)現(xiàn)編碼功能的電路。編碼器

普通編碼器

優(yōu)先編碼器

二-十進(jìn)制編碼器

10線(xiàn)—4線(xiàn)編碼器是將十進(jìn)制數(shù)碼轉(zhuǎn)換為二進(jìn)制代碼的組合邏輯電路。常用的集成芯片有74LS147等。74LS147的邏輯符號(hào)和管腳功能12345678161514131211109I1~I9為輸入信號(hào)端；A~D為輸出端，均為低電平有效。74LS14774LS147編碼器真值表輸入輸出×××××××××××××××××0×××××××01××××××011×××××0111××××01111×××011111××0111111×011111110111111111111011001111000100110101011110011011110ABCDIIIIIIIII

987654321從真值表中可以看出，當(dāng)無(wú)輸入信號(hào)或輸入信號(hào)中無(wú)低電平“0”時(shí)，輸出端全部為高電平“1”；若輸入端I9為“0”時(shí)，不論其它輸入端是否有輸入信號(hào)輸入，輸出為0110（1001的反碼）；再根據(jù)其它輸入端的輸入情況可以得出相應(yīng)的輸出代碼，I9的優(yōu)先級(jí)別最高，I1的優(yōu)先級(jí)別最低。變量編碼器

變量編碼器的輸出位數(shù)為n時(shí)，輸入端的數(shù)量為2n。下面以8線(xiàn)—3線(xiàn)優(yōu)先編碼器74LS148為例，介紹這類(lèi)編碼器的功能及應(yīng)用。1234567816151413121110974LS148顯然，74LS147芯片是一種優(yōu)先編碼器。在優(yōu)先編碼器中優(yōu)先級(jí)別高的信號(hào)排斥級(jí)別低的信號(hào)，具有單方面排斥的特性。74LS148的管腳排列圖管腳排列圖中，I0～I(xiàn)7為輸入信號(hào)端，Y0

～Y2為輸出端，S為使能輸入端，YS為使能輸出端，YEX為擴(kuò)展輸出端。

S為使能輸入端，只有S＝0時(shí)，編碼器正常工作,S＝1時(shí)編碼器禁止工作。

YS為使能輸出端，當(dāng)使能輸入端S＝０時(shí)，允許工作時(shí)，如果I0～I(xiàn)7

有信號(hào)輸入，YS＝1；若I0～I(xiàn)7

無(wú)信號(hào)輸入，YS＝0。

YEX為擴(kuò)展輸出端，當(dāng)S＝０時(shí)，只要有編碼信號(hào)，YEX就是低電平。74LS148優(yōu)先編碼器真值表輸入輸出1000000000××××××××11111111×××××××0××××××01×××××011××××0111×××01111××011111×01111110111111111111100000101001110010111011111100101010101010101I0I2I1I3I5I4I7I6SY2Y0YSYEXY1利用使能端的作用，可以用兩塊74LS148擴(kuò)展為16線(xiàn)—4線(xiàn)優(yōu)先編碼器。74LS148優(yōu)先編碼器的擴(kuò)展應(yīng)用當(dāng)高位芯片的使能輸入端為“0”時(shí)，允許對(duì)I8～I(xiàn)15編碼，當(dāng)高位芯片有編碼信號(hào)輸入時(shí)，YS為1，它控制低位芯片處于禁止?fàn)顟B(tài)；若當(dāng)高位芯片無(wú)編碼信號(hào)輸入時(shí)，YS為0，低位芯片處于編碼狀態(tài)。高位芯片的YEX端作為輸出信號(hào)的高位端，輸出信號(hào)的低三位由兩塊芯片的輸出端對(duì)應(yīng)位相“與”后得到。在有編碼信號(hào)輸入時(shí)，兩塊芯片只能有一塊工作于編碼狀態(tài)，輸出也是低電平有效，相“與”后就可以得到相應(yīng)的編碼輸出信號(hào)。譯碼:是編碼的逆過(guò)程,將表示特定意義信息的二進(jìn)制代碼翻譯成為人們識(shí)別的特定信息。

譯碼器變量譯碼器代碼變換譯碼器顯示譯碼器二進(jìn)制代碼與輸入代碼對(duì)應(yīng)的特定信息

譯碼器2.譯碼器譯碼器(即Decoder):實(shí)現(xiàn)譯碼功能的電路。變量譯碼器變量譯碼器的輸入、輸出端數(shù)的關(guān)系是：當(dāng)有n個(gè)輸入端，就有2n個(gè)輸出端。而每一個(gè)輸出所代表的函數(shù)對(duì)應(yīng)于n個(gè)輸入變量的最小項(xiàng)。常見(jiàn)的變量譯碼器有74LS138（3線(xiàn)—8線(xiàn)譯碼器），74LS154（4線(xiàn)—16線(xiàn)譯碼器），74LS131（帶鎖存的3線(xiàn)—8線(xiàn)譯碼器）等。1234567816151413121110974LS138

由74LS138芯片的管腳排列圖可以看出，它是一個(gè)有16個(gè)管腳的數(shù)字集成電路，除電源、“地”兩個(gè)端子外，還有三個(gè)輸入端A2、A1、A0，八個(gè)輸出端Y0～Y7，三個(gè)使能端E1、E2A、E2B。74LS138譯碼器輸入：3位二進(jìn)制代碼輸出：8個(gè)互斥的信號(hào)74LS138譯碼器真值表輸入輸出

×10×1010101010101010××××××00000101001110010111011111111111111111110111111110111111110111111110111111110111111110111111110111111110E2AA2＋E2BY3Y5Y4A0A1E1Y2Y0Y7Y6Y1邏輯函數(shù)F＝AB＋BC＋AC

的最小項(xiàng)為：74LS138譯碼器可實(shí)現(xiàn)邏輯函數(shù)CB“1”A74LS138&F用74LS138還可以實(shí)現(xiàn)三變量或兩變量的邏輯函數(shù)。因?yàn)樽兞孔g碼器的每一個(gè)輸出端的低電平都與輸入邏輯變量的一個(gè)最小項(xiàng)相對(duì)應(yīng)，所以當(dāng)我們將邏輯函數(shù)變換為最小項(xiàng)表達(dá)式時(shí)，只要從相應(yīng)的輸出端取出信號(hào)，送入與非門(mén)的輸入端，與非門(mén)的輸出信號(hào)就是要求的邏輯函數(shù)。例：利用74LS138實(shí)現(xiàn)邏輯函數(shù)F＝AB＋BC＋AC

解：F＝AB＋BC＋AC

＝ABC＋ABC＋ABC＋ABC

＋ABC

＋ABC

＝∑m( 1,2,3,4,5,6)構(gòu)成的邏輯電路圖顯示譯碼器用來(lái)驅(qū)動(dòng)各種顯示器件，從而將用二進(jìn)制代碼表示的數(shù)字、文字、符號(hào)翻譯成人們習(xí)慣的形式直觀地顯示出來(lái)的電路，稱(chēng)為顯示譯碼器。數(shù)碼顯示器是常用的顯示器件之一。（1）

數(shù)碼顯示器b=c=f=g=1，a=d=e=0時(shí)c=d=e=f=g=1，a=b=0時(shí)共陰極數(shù)碼顯示管共陰極數(shù)碼顯示器真值表（2）七段顯示譯碼器七段顯示譯碼器是用來(lái)與數(shù)碼管相配合、把以二進(jìn)制BCD碼表示的數(shù)字信號(hào)轉(zhuǎn)換為數(shù)碼管所需的輸入信號(hào)。常用的七段顯示譯碼器型號(hào)有：

74LS46、74LS47、74LS48、74LS49等。下面通過(guò)對(duì)74LS48的分析，了解這一類(lèi)集成邏輯器件的功能和使用方法。74LS4812345678161514131211109IB/YBR74LS48管腳排列圖：74LS48功能真值表000000011111×1000111111101×1100101111011×1010001111001×1001100110111×1000110110101×1111001110011×1111111110001×1111000001111×1001111101101×1101101101011×1011001101001×1111100100111×1110110100101×1011000000011×111111100000111000000000000010000000××××0××1111111××××1×0功能顯示abcdefgA3A2A1A0IB/YBRIBRLT試燈熄滅滅0顯示0顯示1顯示2顯示3顯示4顯示5顯示6顯示顯示9顯示8顯示7無(wú)顯示顯示顯示顯示顯示3.加法器ABSCCO∑半加器:HalfAdder，簡(jiǎn)稱(chēng)HA。它只將兩個(gè)1位二進(jìn)制數(shù)相加，而不考慮低位來(lái)的進(jìn)位。

輸入輸出ABSC0000011010101101全加器:FullAdder,簡(jiǎn)稱(chēng)FA。能將本位的兩個(gè)二進(jìn)制數(shù)和鄰低位來(lái)的進(jìn)位數(shù)進(jìn)行相加。

輸入輸出AiBiCi-1SiCi0000000110010100110110010101011100111111AiBiSiCiCO∑CICi-1多位加法器:實(shí)現(xiàn)多位加法運(yùn)算的電路。

串行進(jìn)位加法器超前進(jìn)位加法器其低位進(jìn)位輸出端依次連至相鄰高位的進(jìn)位輸入端，最低位進(jìn)位輸入端接地。因此，高位數(shù)的相加必須等到低位運(yùn)算完成后才能進(jìn)行，這種進(jìn)位方式稱(chēng)為串行進(jìn)位。運(yùn)算速度較慢。其進(jìn)位數(shù)直接由加數(shù)、被加數(shù)和最低位進(jìn)位數(shù)形成。各位運(yùn)算并行進(jìn)行。運(yùn)算速度快。串行進(jìn)位加法器舉例A3B3C3S3CO∑CIS2S1S0A2B2A1B1A0B0CO∑CICO∑CICO∑CICI加數(shù)A輸入A3A2A1A0B3B2B1B0B3B2B1B0加數(shù)B輸入

低位的進(jìn)位輸出CO依次加到相鄰高位的進(jìn)位輸入端CI。相加結(jié)果讀數(shù)為

C3S3S2S1S0和數(shù)進(jìn)位數(shù)4.數(shù)據(jù)選擇器數(shù)據(jù)選擇器:在多路數(shù)據(jù)傳送過(guò)程中，能夠根據(jù)需要將其中任意一路挑選出來(lái)的電路，稱(chēng)為數(shù)據(jù)選擇器，也叫做多路開(kāi)關(guān)。

邏輯表達(dá)式D04選1數(shù)據(jù)選擇器D1D2D3YA1A0下圖所示4選1數(shù)據(jù)選擇器，其輸入信號(hào)的四路數(shù)據(jù)通常用D0、D1、D2、D3來(lái)表示；兩個(gè)地址選擇控制信號(hào)分別用A1、A0表示；輸出信號(hào)用Y表示，Y可以是4路輸入數(shù)據(jù)中的任意一路，由地址選擇控制信號(hào)A1、A0來(lái)決定。當(dāng)A1A0=00時(shí)，Y=D0；A1A0=01時(shí)，Y=D1；A1A0=10時(shí)，Y=D2；A1A0=11時(shí)，Y=D3。見(jiàn)下面真值表。輸入數(shù)據(jù)地址變量集成數(shù)據(jù)選擇器

74LS151是一種典型的集成電路數(shù)據(jù)選擇器。如圖所示是74LS151的管腳排列圖。它有三個(gè)地址端A2A1A0?？蛇x擇D0-D7八個(gè)數(shù)據(jù)，具有兩個(gè)互補(bǔ)輸出端W和W。VCCD4D5D6D7（a）符號(hào)圖;(b)管腳圖A2A1A0

W1×××00000001001000110100010101100111

01D0

D0

D1

D1D2D2D3D3D4D4D5D5D6D6D7D774LS151的功能表數(shù)據(jù)選擇器的擴(kuò)展:在用兩片74LS151連接成一個(gè)十六選一的數(shù)據(jù)選擇器,十六選一的數(shù)據(jù)選擇器的地址輸入端有四位，最高位A3的輸入可以由兩片八選一數(shù)據(jù)選擇器的使能端接非門(mén)來(lái)實(shí)現(xiàn)，低三位地址輸入端由兩片74LS151的地址輸入端相連而成，當(dāng)A3=0時(shí),低位片74LS151工作,根據(jù)地址控制信號(hào)A3A2A1A0選擇數(shù)據(jù)D0-D7輸出；A3=1時(shí),高位片工作,選擇D8-D15進(jìn)行輸出。例:

試用八選一數(shù)據(jù)選擇器74LS151產(chǎn)生邏輯函數(shù)解:

把邏輯函數(shù)變換成最小項(xiàng)表達(dá)式：八選一數(shù)據(jù)選擇器的輸出邏輯函數(shù)表達(dá)式為若將式中A2、A1、A0用A、B、C來(lái)代替,D0=D1=D3=D6=1,D2=D4=D5=D7=0，畫(huà)出該邏輯函數(shù)的邏輯圖。討論題編碼器在數(shù)字電路中的作用是什么？編碼器的輸入是二進(jìn)制數(shù)還是特定信息？8線(xiàn)-3線(xiàn)編碼器的輸入有幾個(gè)？數(shù)據(jù)選擇器的輸出端Y由電路中的什么信號(hào)來(lái)控制？何謂譯碼器？譯碼器的輸入和輸出哪個(gè)是二進(jìn)制數(shù)？哪個(gè)是特定信息？構(gòu)成組合邏輯電路的基本單元是什么？三變量有幾個(gè)最小項(xiàng)？由最小項(xiàng)構(gòu)成的方塊圖稱(chēng)為什么？多看、多練、多思考作業(yè)：P194

11.3，11.5本章學(xué)習(xí)結(jié)束Goodbye!上節(jié)回顧

編碼器在數(shù)字電路中的作用是什么？編碼器的輸入是二進(jìn)制數(shù)還是特定信息？8線(xiàn)-3線(xiàn)編碼器的輸入有幾個(gè)？數(shù)據(jù)選擇器的輸出端Y由電路中的什么信號(hào)來(lái)控制？何謂譯碼器？譯碼器的輸入和輸出哪個(gè)是二進(jìn)制數(shù)？哪個(gè)是特定信息？構(gòu)成組合邏輯電路的基本單元是什么？三變量有幾個(gè)最小項(xiàng)？由最小項(xiàng)構(gòu)成的方塊圖稱(chēng)為什么？多看、多練、多思考第2章觸發(fā)器和時(shí)序邏輯電路2.1觸發(fā)器2.2計(jì)數(shù)器2.3寄存器2.4集成555定時(shí)器了解和熟記各類(lèi)觸發(fā)器的功能及其觸發(fā)方式；掌握時(shí)序邏輯電路的分析方法；理解計(jì)數(shù)器、寄存器的概念和功能分析。第2章觸發(fā)器和時(shí)序邏輯電路學(xué)習(xí)要點(diǎn)第三篇2.1觸發(fā)器

觸發(fā)器是構(gòu)成時(shí)序邏輯電路的基本單元電路。觸發(fā)器具有記憶功能，能存儲(chǔ)一位二進(jìn)制數(shù)碼。觸發(fā)器有三個(gè)基本特性：

（1）有兩個(gè)穩(wěn)態(tài)，可分別表示二進(jìn)制數(shù)碼0和1，無(wú)外觸發(fā)時(shí)可維持穩(wěn)態(tài)；（2）外觸發(fā)下，兩個(gè)穩(wěn)態(tài)可相互轉(zhuǎn)換（稱(chēng)翻轉(zhuǎn)）；（3）有兩個(gè)互補(bǔ)輸出端。

以下按觸發(fā)器的電路結(jié)構(gòu)、觸發(fā)方式、邏輯功能分別進(jìn)行介紹。由兩個(gè)與非門(mén)構(gòu)成的基本RS觸發(fā)器。2.1.1.RS觸發(fā)器1.基本RS觸發(fā)器一對(duì)具有互非關(guān)系的輸出端，其中Q的狀態(tài)稱(chēng)為觸發(fā)器的狀態(tài)。一對(duì)輸入端子均為低電平有效。電路結(jié)構(gòu)&1&2QQSDRD基本RS觸發(fā)器的工作原理①當(dāng)RD=0、SD=1時(shí)：Qn+1=0，置0功能；SD端稱(chēng)為置“1”端，只要它為低電平，輸出即為“1”。RD端稱(chēng)為清“0”端，只要它為低電平，輸出即為“0”。SDRD

QnQn+1000不定001不定010101111000101011001111②當(dāng)RD=1、SD=0時(shí)：Qn+1=1，置1功能；③當(dāng)RD=1、SD=1時(shí)：Qn+1不變，保持；④當(dāng)RD=0、SD=0時(shí)：Qn+1不定，禁止態(tài)。基本RS觸發(fā)器的次態(tài)真值表特征方程：Qn+1=SD+RD

?

Qn約束條件：

SD

+RD=1基本RS觸發(fā)器的波形圖反映觸發(fā)器輸入信號(hào)取值和輸出狀態(tài)之間對(duì)應(yīng)關(guān)系的圖形稱(chēng)為波形圖。置0置1置1禁止保持置1置1保持不定QQ

利用基本RS觸發(fā)器的記憶功能消除機(jī)械開(kāi)關(guān)振動(dòng)引起的干擾脈沖。

機(jī)械開(kāi)關(guān)（a）電路(b)

輸出電壓波形干擾脈沖應(yīng)用舉例A有0就置1B有0就置0利用基本RS觸發(fā)器消除機(jī)械開(kāi)關(guān)振動(dòng)的影響（a）電路（b）電壓波形

在數(shù)字電路中，一般包含多個(gè)觸發(fā)器，為了使它們步調(diào)一致地協(xié)調(diào)工作，為觸發(fā)器引入了同步控制信號(hào)。

同步觸發(fā)器（時(shí)鐘觸發(fā)器或鐘控觸發(fā)器）：具有時(shí)鐘脈沖CP控制的觸發(fā)器。該觸發(fā)器狀態(tài)的改變與時(shí)鐘脈沖同步。

CP：控制時(shí)序電路工作節(jié)奏的固定頻率的脈沖信號(hào)，一般是矩形波。同步觸發(fā)器的狀態(tài)更新時(shí)刻：受CP輸入控制。觸發(fā)器更新為何種狀態(tài)：由觸發(fā)輸入信號(hào)決定。2.

同步RS觸發(fā)器二者不受CP的控制，低電平有效。多用于建立電路的初始狀態(tài)，正常工作時(shí)，應(yīng)使這兩個(gè)輸入端處于高電平。

可控RS觸發(fā)器電路及邏輯符號(hào)如圖所示。電路在基本RS觸發(fā)器電路基礎(chǔ)上增加了由G3、G4與非門(mén)構(gòu)成的控制門(mén)。當(dāng)輸入控制信號(hào)CP為0時(shí)，控制門(mén)被封鎖；當(dāng)CP為1時(shí)，控制門(mén)被打開(kāi)。、

：直接置位端：直接復(fù)位端

CＰ＝0時(shí)，觸發(fā)器保持原來(lái)狀態(tài)不變。CＰ＝1時(shí)，工作情況與基本RS觸發(fā)器相同。

鐘控RS觸發(fā)器功能真值表主要特點(diǎn)（1）時(shí)鐘電平控制。在CP＝1期間接收輸入信號(hào)，CP＝0時(shí)狀態(tài)保持不變，與基本RS觸發(fā)器相比，對(duì)觸發(fā)器狀態(tài)的轉(zhuǎn)變?cè)黾恿藭r(shí)間控制。（2）R、S之間有約束。不能允許出現(xiàn)R和S同時(shí)為1的情況，否則會(huì)使觸發(fā)器處于不確定的狀態(tài)。不變不變不變不變不變不變置1置0置1置0保持波形圖基本RS觸發(fā)器和鐘控的RS觸發(fā)器都是采用電平觸發(fā)方式。電平觸發(fā)方式的鐘控RS觸發(fā)器有一個(gè)顯著的毛病—存在“空翻”現(xiàn)象。所謂空翻，就是指：在CP=1期間，若輸入RS的狀態(tài)發(fā)生多次變化，輸出Q將隨著發(fā)生多次變化。2.1.2

JK觸發(fā)器當(dāng)觸發(fā)器出現(xiàn)空翻現(xiàn)象時(shí)，一般就無(wú)法確切地判斷觸發(fā)器的狀態(tài)了，由此造成觸發(fā)器的使用受到限制。為確保數(shù)字系統(tǒng)的可靠工作，要求觸發(fā)器在一個(gè)CP脈沖期間至多翻轉(zhuǎn)一次，即不允許空翻現(xiàn)象的出現(xiàn)。為此，人們研制出了能夠抑制空翻現(xiàn)象的主從式觸發(fā)器、邊沿觸發(fā)方式的JK觸發(fā)器和D觸發(fā)器等。本節(jié)向大家介紹的JK觸發(fā)器是功能完善、使用靈活和通用性較強(qiáng)的一種觸發(fā)器。常用型號(hào)有74LS112、CC4027和74LS276等。JK觸發(fā)器的工作原理

由兩個(gè)可控RS觸發(fā)器串聯(lián)組成，分別稱(chēng)為主觸發(fā)器和從觸發(fā)器。輸出端Q和Q分別通過(guò)反饋線(xiàn)連接到主觸發(fā)器的輸入端R1和S1上，利用Q和Q的互補(bǔ)性以確保R1和S1不會(huì)同時(shí)為“1”，以便去掉約束條件。J和K為JK觸發(fā)器的兩個(gè)輸入信號(hào)端。CP輸入端為主觸發(fā)器的控制信號(hào)，CP為從觸發(fā)器的控制信號(hào)。

01電路結(jié)構(gòu)（1）接收輸入信號(hào)的過(guò)程CP=1時(shí)，主觸發(fā)器被打開(kāi)，可以接收輸入信號(hào)J、K，其輸出狀態(tài)由輸入信號(hào)的狀態(tài)決定；但由于CP=0，從觸發(fā)器被封鎖，無(wú)論主觸發(fā)器的輸出狀態(tài)如何變化，對(duì)從觸發(fā)器均無(wú)影響，即觸發(fā)器的輸出狀態(tài)保持不變。工作原理10（2）輸出信號(hào)變化的過(guò)程當(dāng)CP下降沿到來(lái)時(shí)，即CP由1變?yōu)?時(shí)，主觸發(fā)器被封鎖，無(wú)論輸入信號(hào)如何變化，對(duì)主觸發(fā)器均無(wú)影響，即在CP=1期間接收的內(nèi)容被主觸發(fā)器存儲(chǔ)起來(lái)。同時(shí)，由于CP由0變?yōu)?，從觸發(fā)器被打開(kāi)，可以接收由主觸發(fā)器送來(lái)的信號(hào)，觸發(fā)器的輸出狀態(tài)由主觸發(fā)器的輸出狀態(tài)決定。在CP=0期間，由于主觸發(fā)器保持狀態(tài)不變，因此受其控制的從觸發(fā)器的狀態(tài)也即Q、Q的值當(dāng)然不可能改變。01工作原理邏輯功能分析保持功能置0功能置1功能翻轉(zhuǎn)功能功能表波形圖置1置0翻轉(zhuǎn)保持集成JK觸發(fā)器74LS112的引腳排列圖

74LS112芯片中包括兩個(gè)JK觸發(fā)器，因此也稱(chēng)為雙JK觸發(fā)器，采用邊沿觸發(fā)方式。管腳排列圖中的J和K是控制信號(hào)輸入端；Q和Q是互非的輸出端；CP是時(shí)鐘脈沖輸入端；SD、RD是直接置1端和置0端；字符前面的數(shù)字是區(qū)分兩個(gè)觸發(fā)器的標(biāo)志數(shù)字。2.1.3D觸發(fā)器在雙穩(wěn)態(tài)觸發(fā)器中，除了RS觸發(fā)器和JK觸發(fā)器外，根據(jù)電路結(jié)構(gòu)和工作原理的不同，還有眾多具有不同邏輯功能的觸發(fā)器。根據(jù)實(shí)際需要，可將某種邏輯功能的觸發(fā)器經(jīng)過(guò)改接或附加一些門(mén)電路后，轉(zhuǎn)換為另一種邏輯功能的觸發(fā)器。D觸發(fā)器就是這樣得到的。管腳排列圖D觸發(fā)器的次態(tài)方程式：2.1.4T觸發(fā)器

T觸發(fā)器具有保持和翻轉(zhuǎn)兩種功能。如果讓T觸發(fā)器的輸入恒為1，則T觸發(fā)器就成為T(mén)′觸發(fā)器，顯然，T′觸發(fā)器只具有翻轉(zhuǎn)一種功能。檢驗(yàn)學(xué)習(xí)結(jié)果何謂“空翻”現(xiàn)象？抑制“空翻”可采取什么措施？能否寫(xiě)出JK觸發(fā)器的狀態(tài)真值表？本書(shū)共介紹了幾類(lèi)觸發(fā)器？能否準(zhǔn)確地說(shuō)出各類(lèi)觸發(fā)器的功能？答案在書(shū)中找你能不能根據(jù)邏輯圖符號(hào)來(lái)區(qū)別觸發(fā)器的觸發(fā)方式？

能夠累計(jì)輸入脈沖個(gè)數(shù)的電路稱(chēng)為計(jì)數(shù)器。計(jì)數(shù)器可用于定時(shí)、分頻、時(shí)序控制等。2.2計(jì)數(shù)器

計(jì)數(shù)器可按以下幾種情況分類(lèi):按計(jì)數(shù)體制分：二進(jìn)制、任意進(jìn)制計(jì)數(shù)器（常用十進(jìn)制計(jì)數(shù)器）。

按計(jì)數(shù)器中的數(shù)字增減分：加計(jì)數(shù)器、減計(jì)數(shù)器、加/減（可逆）計(jì)數(shù)器。

按計(jì)數(shù)器中的觸發(fā)器是否同時(shí)翻轉(zhuǎn)分：異步計(jì)數(shù)器和同步計(jì)數(shù)器。三位異步二進(jìn)制加法計(jì)數(shù)器

由于3個(gè)觸發(fā)器都接成了T＇觸發(fā)器，所以最低位觸發(fā)器F0每來(lái)一個(gè)時(shí)鐘脈沖的下降沿（即CP由1變0）時(shí)翻轉(zhuǎn)一次，而其他兩個(gè)觸發(fā)器都是在其相鄰低位觸發(fā)器的輸出端Q由1變0時(shí)翻轉(zhuǎn)，即F1在Q0由1變0時(shí)翻轉(zhuǎn)，F(xiàn)2在Q1由1變0時(shí)翻轉(zhuǎn)。2.2.1二進(jìn)制計(jì)數(shù)器三位異步二進(jìn)制加計(jì)數(shù)器的波形圖F0每輸入一個(gè)時(shí)鐘脈沖翻轉(zhuǎn)一次。F1在Q0由1變0時(shí)翻轉(zhuǎn)。F2在Q1由1變0時(shí)翻轉(zhuǎn)。實(shí)現(xiàn)了二分頻實(shí)現(xiàn)了四分頻實(shí)現(xiàn)了八分頻從狀態(tài)表或波形圖可以看出，從狀態(tài)000開(kāi)始，每來(lái)一個(gè)計(jì)數(shù)脈沖，計(jì)數(shù)器中的數(shù)值便加1，輸入8個(gè)計(jì)數(shù)脈沖時(shí)，就計(jì)滿(mǎn)歸零，所以作為整體，該電路也可稱(chēng)為八進(jìn)制計(jì)數(shù)器。由于這種結(jié)構(gòu)計(jì)數(shù)器的時(shí)鐘脈沖只加至最低位觸發(fā)器，其他各位觸發(fā)器則由相鄰低位觸發(fā)器的輸出Q來(lái)觸發(fā)翻轉(zhuǎn)，即用低位輸出推動(dòng)相鄰高位觸發(fā)器，3個(gè)觸發(fā)器的狀態(tài)只能依次翻轉(zhuǎn)，并不同步，這種結(jié)構(gòu)特點(diǎn)的計(jì)數(shù)器稱(chēng)為異步計(jì)數(shù)器。異步計(jì)數(shù)器結(jié)構(gòu)簡(jiǎn)單，但計(jì)數(shù)速度較慢。狀態(tài)轉(zhuǎn)換真值表三位異步二進(jìn)制減法計(jì)數(shù)器

F0受CP的下降沿直接觸發(fā)，每輸入一個(gè)時(shí)鐘脈沖翻轉(zhuǎn)一次。其他高位觸發(fā)器均受相鄰低位的下降沿（即Q的上升沿）觸發(fā)。F1在Q0由0變1時(shí)翻轉(zhuǎn)，F(xiàn)2在Q1由0變1時(shí)翻轉(zhuǎn)。減法計(jì)數(shù)器也具有分頻的功能。由狀態(tài)表可看出，減法計(jì)數(shù)器的特點(diǎn)與加法相反：每輸入一個(gè)CP脈沖Q2Q1Q0的狀態(tài)減1，當(dāng)輸入8個(gè)計(jì)數(shù)脈沖CP后，Q2Q1Q0減小到0，完成一個(gè)計(jì)數(shù)周期。由時(shí)序圖可以看出，除最低位觸發(fā)器F0受CP的下降沿直接觸發(fā)外，其他高位觸發(fā)器均受相鄰低位的下降沿（即Q的上升沿）觸發(fā)。同樣，減法計(jì)數(shù)器也具有分頻的功能。CPQ0Q1Q23個(gè)JK觸發(fā)器都接成T觸發(fā)器,可構(gòu)成一個(gè)同步二進(jìn)制計(jì)數(shù)器F0每輸入一個(gè)時(shí)鐘脈沖翻轉(zhuǎn)一次F1在Q0=1時(shí)，在下一個(gè)CP觸發(fā)沿到來(lái)時(shí)翻轉(zhuǎn)。F2在Q0=Q1=1時(shí)，在下一個(gè)CP觸發(fā)沿到來(lái)時(shí)翻轉(zhuǎn)。2.2.2十進(jìn)制計(jì)數(shù)器選用4個(gè)CP下降沿觸發(fā)的JK觸發(fā)器F0、F1、F2、F3。

F0：每來(lái)一個(gè)CP計(jì)數(shù)脈沖翻轉(zhuǎn)一次；

F2：在Q0

和Q1都為1時(shí)，再來(lái)一個(gè)計(jì)數(shù)脈沖才翻轉(zhuǎn)；

F3：在Q0、Q1和Q2都為1時(shí)，再來(lái)一個(gè)CP計(jì)數(shù)脈沖才翻轉(zhuǎn)，但在第10個(gè)脈沖到來(lái)時(shí)Q3應(yīng)由1變?yōu)?；

F1：在Q0為1時(shí)，再來(lái)一個(gè)CP計(jì)數(shù)脈沖才翻轉(zhuǎn)，但在Q3為1時(shí)不得翻轉(zhuǎn)；1、同步十進(jìn)制加法計(jì)數(shù)器驅(qū)動(dòng)方程例：分析圖示計(jì)數(shù)器為幾進(jìn)制計(jì)數(shù)器。列狀態(tài)表的過(guò)程如下：首先假設(shè)計(jì)數(shù)器的初始狀態(tài)，如000，并依此根據(jù)驅(qū)動(dòng)方程確定J、K的值，然后根據(jù)J、K的值確定在CP計(jì)數(shù)脈沖觸發(fā)下各觸發(fā)器的狀態(tài)。在第1個(gè)CP計(jì)數(shù)脈沖觸發(fā)下各觸發(fā)器的狀態(tài)為001，按照上述步驟反復(fù)判斷，直到第5個(gè)CP計(jì)數(shù)脈沖時(shí)計(jì)數(shù)器的狀態(tài)又回到初始狀態(tài)000。即每來(lái)5個(gè)計(jì)數(shù)脈沖計(jì)數(shù)器狀態(tài)重復(fù)一次，所以該計(jì)數(shù)器為五進(jìn)制計(jì)數(shù)器。2.2.3集成計(jì)數(shù)器1、集成異步計(jì)數(shù)器

常用的TTL型集成異步計(jì)數(shù)器芯片很多。這里介紹典型集成異步十進(jìn)制計(jì)數(shù)器芯片74LS290（74LS90僅管腳排列不同）的邏輯功能及其應(yīng)用。

74LS290是常見(jiàn)的異步二-五-十進(jìn)制計(jì)數(shù)器，也稱(chēng)十進(jìn)制計(jì)數(shù)器。它由4個(gè)下降沿觸發(fā)JK觸發(fā)器組成，能實(shí)現(xiàn)異步二進(jìn)制、五進(jìn)制、十進(jìn)制計(jì)數(shù)功能。通過(guò)變換外部電路它可以靈活地組成其他各種進(jìn)制的計(jì)數(shù)器。74LS290的內(nèi)部電路、管腳排列及邏輯功能示意圖

S9A、S9B---置“9”端ROA、ROB---置“0”端CP0、CP1為計(jì)數(shù)輸入端Q3Q2Q1Q0---輸出端NC表示空腳Q3Q2Q1Q0=1001（置9）××

S9A·S9B=1××Q3Q2Q1Q0=0000（置0）××ROA·ROB=1S9A·S9B=0Q0Q1Q2Q3CP1CP0S9BS9AROBROA輸出輸入5421碼十進(jìn)制計(jì)數(shù)↓Q38421碼十進(jìn)制計(jì)數(shù)Q0↓五進(jìn)制計(jì)數(shù)↓0二進(jìn)制計(jì)數(shù)0↓S9A·S9B=0ROA·ROB=074LS290的邏輯功能表

異步計(jì)數(shù)器一般沒(méi)有專(zhuān)門(mén)的進(jìn)位信號(hào)輸出端，通常可以用本級(jí)的高位輸出信號(hào)驅(qū)動(dòng)下一級(jí)計(jì)數(shù)器計(jì)數(shù)，即采用串行進(jìn)位方式來(lái)擴(kuò)展容量。100進(jìn)制計(jì)數(shù)器用74LS290構(gòu)成N進(jìn)制計(jì)數(shù)器4位集成同步二進(jìn)制加法計(jì)數(shù)器74LS161①CR=0時(shí)異步清零。②CR=1、LD=0時(shí)同步置數(shù)。③CR=LD=1且CTP=CTT=1時(shí)，按4位自然二進(jìn)制碼同步計(jì)數(shù)。④CR=LD=1且CPT·CPP=0時(shí)，計(jì)數(shù)器狀態(tài)保持不變。用集成計(jì)數(shù)器構(gòu)成N進(jìn)制計(jì)數(shù)器的方法：利用清零端或置數(shù)端，讓電路跳過(guò)某些狀態(tài)來(lái)獲得N進(jìn)制計(jì)數(shù)器。用74LS161構(gòu)成十二進(jìn)制計(jì)數(shù)器將狀態(tài)1100反饋到清零端歸零將狀態(tài)1011反饋到置數(shù)端歸零用異步歸零構(gòu)成十二進(jìn)制計(jì)數(shù)器，存在一個(gè)極短暫的過(guò)渡狀態(tài)1100。十二進(jìn)制計(jì)數(shù)器從狀態(tài)0000開(kāi)始計(jì)數(shù)，計(jì)到狀態(tài)1011時(shí)，再來(lái)一個(gè)CP計(jì)數(shù)脈沖，電路應(yīng)該立即歸零。然而用異步歸零法所得到的十二進(jìn)制計(jì)數(shù)器，不是立即歸零，而是先轉(zhuǎn)換到狀態(tài)1100，借助1100的譯碼使電路歸零，隨后變?yōu)槌跏紶顟B(tài)0000。16×16=256用74LS161構(gòu)成256進(jìn)制和60進(jìn)制計(jì)數(shù)器用74LS161構(gòu)成8421碼60進(jìn)制和24進(jìn)制計(jì)數(shù)器檢驗(yàn)學(xué)習(xí)結(jié)果時(shí)序邏輯電路有何特點(diǎn)？什么是同步時(shí)序邏輯電路？何謂異步時(shí)序邏輯電路？試用74LS161集成計(jì)數(shù)器構(gòu)成一個(gè)十二進(jìn)制計(jì)數(shù)器？要求用反饋預(yù)置法實(shí)現(xiàn)。你能否用74LS290構(gòu)成一個(gè)八進(jìn)制計(jì)數(shù)器？答案在書(shū)中找8位二進(jìn)制數(shù)需幾個(gè)觸發(fā)器來(lái)存放？

計(jì)算機(jī)等數(shù)字系統(tǒng)中，能夠暫時(shí)存放數(shù)碼（或指令代碼）的數(shù)字部件稱(chēng)為寄存器。寄存器由觸發(fā)器及門(mén)電路構(gòu)成，具有數(shù)據(jù)輸入、輸出和清零等功能。

一個(gè)觸發(fā)器可以存儲(chǔ)1位二進(jìn)制代碼，存放n位二進(jìn)制代碼的寄存器，需用n個(gè)觸發(fā)器來(lái)構(gòu)成。由于D觸發(fā)器的輸出狀態(tài)與輸入端的狀態(tài)相同，所以寄存器多用邊沿型D觸發(fā)器組成電路。

按照功能的不同，可將寄存器分為數(shù)碼寄存器和