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認證主體：胡**（實名認證）

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IP屬地：天津 上傳時間：2023-02-07 格式：DOCX 頁數(shù)：4 大?。?53.99KB 積分：12 舉報 版權(quán)申訴

如圖填寫后彈出對話框點擊ok點擊usetemplate如圖填寫后彈出對話框點擊ok點擊usetemplate，彈出對話框數(shù)/?；旌戏抡婊静襟E1、輸入命令“whichverilog.vmx”，參看仿真所需的“verilog.vmx”文件是否存在，“whichicfb”，查看所需的系統(tǒng)文件是否存在；2、在需要進行仿真的文件目錄下啟動icfb，將系統(tǒng)中模擬電路部分電路結(jié)構(gòu)做成symbol，數(shù)字電路部分用verilog編寫，做成view名稱為“functional”的模塊；3、除了有schematicview之外，增加configview:librarymanager一file一new一cellview3、在name選項中選擇spectreVerilog,點擊ok,關(guān)閉newconfiguration對話框，在newconfiguration對話框中，將view名稱改為schematic，如圖保存后關(guān)閉對話框；4、開始仿真時關(guān)閉雙擊config保存后關(guān)閉對話框；4、開始仿真時關(guān)閉雙擊config，彈出對話框一般按照默認值，只顯示schematic，不顯示config，點擊ok5、在彈出的schematic對話框中，tool—analogenvironment—setup—simulator/directory/host,彈出對話框1lchoosingSimulator/Directory/Host一一AffirmaAnalogCircuitDesiOKCancelDefaultsHelpSimulatorspectreVerilogProjectDirectoryTsimulatiodjHostMode?localremotedistributed參斜溪誨？￡秘我知恣ryDigitalHostMode■localremote將simulator改為如圖，ok；schematic中將出現(xiàn)mixedsignal選項，點擊該選項，F(xiàn)Virtuoso?SchematicEditing：adjsarcut_qadc_conv_t25_xxschematicConfig：cut_qadc_conv_t25_xxconfh|廠Cind:Sel:OStatus:ReadyToolsDesignWindowEditAddClieckSheetOptionsHierarchy-EditorT=27CSimulator:spectreVerilog18Cind:Sel:OStatus:ReadyToolsDesignWindowEditAddClieckSheetOptionsHierarchy-EditorT=27CSimulator:spectreVerilog18HelpPartitioningOptions...DisplayPartitionInterfaceElements下拉菜單中出現(xiàn)三個選項，其中displaypartition選項中可選擇顯示模擬信號線，數(shù)字信號線、或混合信號線；interfaceelements選項中的library選項，應根據(jù)工藝條件與設(shè)計要求填寫相關(guān)的A—D、D—A相關(guān)信息，如信號上升、下降時間，模擬信號向數(shù)字信號轉(zhuǎn)換的高低電平等；

6、填寫完畢后關(guān)閉該對話框，在design